JP5861507B2 - データ通信回路、及び、電子装置 - Google Patents

Description

本発明は、データ通信回路、及び、電子装置に関する。

従来より、複数の入力端子と、複数の入力端子が受信する受信信号をそれぞれ保持する複数の保持回路と、複数の入力端子の一つに選択的に接続され、その一つが受信する受信信号からクロック情報を検出してクロック信号を出力する検出回路と、検出回路に接続されて内部クロック信号を発生するクロック回路とを有する受信回路があった。

この受信回路において、複数の保持回路は内部クロック信号を共通に受け、共通に同期して、おのおの対応する受信信号を保持する。

特開２００９−１８８４８９号公報

ところで、従来の受信回路において、複数の入力端子に同時に信号が入力されると、受信回路における消費電力が増大し、ピーク電力が増大する。ピーク電力が増大すると、電源電圧や接地電位が一時的に変動し、回路動作の高速化が律速されるという課題が生じる。

このようなピーク電力の増大による回路動作の高速化の律速は、複数の出力端子を有する送信回路において、複数の出力端子に同時に信号が入力される場合も同様である。

そこで、ピーク電力の増大を抑制したデータ通信回路、及び、電子装置を提供することを目的とする。

本発明の実施の形態のデータ通信回路は、クロック出力部と、前記クロック出力部から供給されるクロックに基づいて動作するデータ送信用又はデータ受信用の複数の回路と、前記クロック出力部と前記複数の回路との間に接続され、前記複数の回路に供給されるクロックの位相をずらす位相調整部と、前記複数の回路の各々に配設され、前記クロック出力部から供給されるクロックに基づき、当該クロックの逓倍の周波数のクロックを出力する発振器とを含み、前記位相調整部は、前記複数の回路に入力されるクロックの位相を遅延させる遅延素子と、前記遅延素子の入力クロックと出力クロックとの位相差を検出する位相検出部と、前記位相検出部で検出される前記位相差を表す電流を出力するチャージポンプと、前記チャージポンプの出力電流を積分して得る電圧を前記遅延素子の遅延量制御端子に入力する積分器とを有するディレイロックループであり、前記遅延素子は複数あり、前記複数の回路の各々について１つずつ配設されており、前記ディレイロックループによるロック状態が得られた後に、当該ロック状態における前記複数の遅延素子の各々の遅延量をずらすことにより、前記複数の回路に供給されるクロックの位相をずらす。

ピーク電力の増大を抑制したデータ通信回路、及び、電子装置を提供することができる。

実施の形態１のデータ通信回路を含むＬＳＩを示す図である。 実施の形態１のデータ通信回路１００を示す図である。 実施の形態１のデータ通信回路１００のスキューアジャスタ１２３を示す図である。 実施の形態１のデータ通信回路１００におけるクロックＣＫとクロックＣＫ＿ＲＥＴＵＲＮの動作波形を示す図である。 実施の形態１のデータ通信回路１００において遅延量の調整を開始する時点におけるクロックと信号の動作波形の一例を示す図である。 実施の形態１のデータ通信回路１００において遅延量の調整を終了する時点におけるクロックと信号の動作波形の一例を示す図である。 実施の形態２のデータ通信回路２００を示す図である。 実施の形態２のデータ通信回路２００のＤＬＬ２２０に含まれるＶＤＬの回路構成を示す図である。 実施の形態２のデータ通信回路２００におけるクロックＣＫ１〜ＣＫ４の動作波形を示す図である。 実施の形態３のデータ通信回路３００を示す図である。 実施の形態３のデータ通信回路３００のスキューアジャスタ３２３を示す図である。 実施の形態３のデータ通信回路３００において遅延量の調整を開始する時点におけるクロックと信号の動作波形の一例を示す図である。 実施の形態３のデータ通信回路３００において遅延量の調整を終了する時点におけるクロックと信号の動作波形の一例を示す図である。

以下、本発明のデータ通信回路、及び、電子装置を適用した実施の形態について説明する。

＜実施の形態１＞
図１は、実施の形態１のデータ通信回路を含むＬＳＩ（Large Scale Integrated circuit：大規模集積回路）を示す図である。

ＬＳＩチップ１０は、ＣＰＵ（Central Processing Unit：中央演算処理装置）２０、コントローラ３０、送信器４０、及び受信器５０を含む。ＬＳＩチップ１０は、電子装置の一例である。

ＬＳＩチップ１０に含まれるコントローラ３０、送信器４０、及び受信器５０は、データ通信回路の一例である。ＣＰＵ２０は、データ通信回路（コントローラ３０、送信器４０、及び受信器５０）によって送信及び受信されるデータの処理を行う処理部の一例である。

コントローラ３０、送信器４０、及び受信器５０はそれぞれ４つあり、平面視で矩形のＣＰＵ２０の四辺に沿って、１つずつ配設されている。ＣＰＵ２０は、
このようなＬＳＩチップ１０は、例えば、サーバ又はＰＣ（Personal Computer）等のような情報処理装置の内部に配設され、ハードディスクのような外部記憶装置、モニタのような表示部、マウス、キーボード等の入力部等の装置と専用のバスラインを介して接続されている。

ＬＳＩチップ１０は、送信器４０でデータをＬＳＩチップ１０の外の装置に送信するとともに、受信器５０でＬＳＩチップ１０の外の装置からデータを受信する。送信器４０と受信器５０によるデータの送受信は、コントローラ３０によって行われる。

コントローラ３０は、ＳＥＲＤＥＳ（SERializer/DESerializer）の制御を行う制御部である。

ここで、送信器４０及び受信器５０は、それぞれ、ｎ個のＴＸ（送信部）及びｎ個のＲＸ（受信部）を有しており、データの送信用又は受信用の複数の回路の一例である。送信器４０は、コントローラ３０から入力される送信データをパラレルデータからシリアルデータに変換して送信する。また、受信器５０は、受信データをシリアルデータからパラレルデータに変換してコントローラ３０に入力する。

図１には、データ通信回路が送信器４０及び受信器５０の両方を含む形態を示すが、データ通信回路は、送信器４０又は受信器５０のいずれか一方を含む形態であってもよい。

また、図１には、電子装置の一例としてＬＳＩチップ１０を示したが、電子装置は、例えば、携帯電話端末機、スマートフォンの端末機、ＰＣ（Personal Computer）、サーバ等であってもよい。

図２は、実施の形態１のデータ通信回路１００を示す図である。

データ通信回路１００は、ＰＬＬ（Phase Locked Loop：位相同期回路）１１０、ＤＬＬ（Delay Locked Loop：ディレイロックループ）１２０、ＳＥＲＤＥＳ制御部１３０、送信器１４０、及び受信器１５０を含む。

ＰＬＬ１１０は、例えば、水晶発振器ＴＣＸＯに接続されており、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）、分周器、位相検出器、チャージポンプ、及びＬＰＦ（Low Pass Filter）で構築されるループ回路を含む。位相検出器には、水晶発振器ＴＣＸＯによって出力される基準クロック（ＲＥＦ＿ＣＫ（不図示））が分周器を介して入力するとともに、ループ回路に含まれる分周器から出力されるクロックが入力される。

ＰＬＬ１１０は、位相検出器への２つの入力クロックの位相が等しくなるように制御を行い、ＶＣＯが出力するクロックをＰＬＬ１１０の出力として出力するクロック出力部の一例である。このようにして、ＰＬＬ１１０からクロックＰＬＬ＿ＣＫが出力され、ＤＬＬ１２０に入力される。クロックＰＬＬ＿ＣＫは、送信器１４０及び受信器１５０が通常動作を行う際に用いるクロックと同一の周波数を有するクロックである。通常動作とは、後述する遅延量の調整が終了した後に、データ通信回路１００が行う動作をいう。

ＤＬＬ１２０は、ＣＰ／ＬＰＦ１２１、ＶＤＬ１２２Ａ〜１２２Ｈ、及びスキューアジャスタ（Skew Adjuster）１２３を含む位相調整部の一例である。

ＣＰ／ＬＰＦ１２１は、チャージポンプ（ＣＰ：Charge Pump）とローパスフィルタ（ＬＰＦ：Low Pass Filter）を一つのブロックとして表したものである。

ＣＰ／ＬＰＦ１２１のＣＰには、スキューアジャスタ１２３からＥＡＲＬＹ信号又はＬＡＴＥ信号が入力され、ＬＰＦは、ＣＰから出力される電流を積分し、積分結果を表す制御電圧ＶＣＮＴＬを出力する。ＬＰＦが出力する制御電圧ＶＣＮＴＬは、ＶＤＬ１２２Ａ〜１２２ＨがクロックＣＫ１〜ＣＫ８に与える遅延量を制御するための制御電圧であり、ＶＤＬ１２２Ａ〜１２２Ｈの各々に入力される。

ＣＰ／ＬＰＦ１２１は、スキューアジャスタ１２３からＥＡＲＬＹ信号が入力されると、クロックＣＫに対してクロックＣＫ＿ＲＥＴＵＲＮの位相を進める（遅延量を減少させる）ための制御電圧ＶＣＮＴＬを出力する。

一方、ＣＰ／ＬＰＦ１２１は、スキューアジャスタ１２３からＬＡＴＥ信号が入力されると、クロックＣＫに対してクロックＣＫ＿ＲＥＴＵＲＮの位相を遅らせる（遅延量を増大させる）ための制御電圧ＶＣＮＴＬを出力する。

なお、制御電圧ＶＣＮＴＬの電圧値は、ここでは一例として、遅延量を増大させる際には低下し、遅延量を減少させる際には上昇するものとする。

ＶＤＬ（Variable Delay Line）１２２Ａ〜１２２Ｈは、遅延量制御端子１２２Ａ１〜１２２Ｈ１にＣＰ／ＬＰＦ１２１のＬＰＦから入力される制御電圧ＶＣＮＴＬに基づき、入力クロックＣＫに与える遅延量を設定する遅延素子の一例である。

ＶＤＬ１２２Ａ〜１２２Ｈは、それぞれ、入力クロックに所定の遅延量を与えることにより、クロックＣＫ１〜ＣＫ８を出力する。ＶＤＬ１２２Ａは、スキューアジャスタ１２３から入力されるクロックＣＫに遅延量を与えてクロックＣＫ１を出力する。

ＶＤＬ１２２Ｂ〜１２２Ｈは、それぞれ、クロックＣＫ１〜ＣＫ７に遅延量を与えることにより、クロックＣＫ２〜ＣＫ８を出力する。なお、ＶＤＬ１２２Ｈが出力するクロックＣＫ８は、クロックＣＫ＿ＲＥＴＵＲＮと同一である。

ＶＤＬ１２２Ａ〜１２２Ｈは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補的金属酸化膜半導体）インバータで構築され、制御電圧ＶＣＮＴＬに応じた所定の遅延量を入力クロックに与えて出力する遅延素子を用いることができる。

ＶＤＬ１２２Ａのクロック入力端子はスキューアジャスタ１２３に接続されており、クロックＣＫが入力される。

ＶＤＬ１２２Ａのクロック出力端子、ＶＤＬ１２２Ｂ〜１２２Ｇのクロック入力端子及びクロック出力端子、及び、ＶＤＬ１２２Ｈのクロック入力端子は、図２に示すように直列に接続されている。

また、ＶＤＬ１２２Ａ〜１２２Ｈのクロック出力端子は、それぞれ、送信器１４０のＴＸ０〜ＴＸ３、及び、受信器１５０のＲＸ０〜ＲＸ３に接続されている。このため、ＶＤＬ１２２Ａ〜１２２Ｈから出力されるクロックＣＫ１〜ＣＫ８は、それぞれ、ＴＸ０〜ＴＸ３及びＲＸ０〜ＲＸ３に動作基準クロックとして入力される。

ＶＤＬ１２２Ｈのクロック出力端子は、スキューアジャスタ１２３に接続されており、ＶＤＬ１２２Ｈのクロック出力端子から出力されるクロックＣＫ＿ＲＥＴＵＲＮは、スキューアジャスタ１２３に入力される。

なお、図２では、見易さを優先してＶＤＬ１２２Ａ〜１２２Ｈのクロック入力端子及びクロック出力端子には符号を付さずに示す。

スキューアジャスタ１２３は、ＰＬＬ１１０から入力されるクロックＰＬＬ＿ＣＫが入力され、クロックＰＬＬ＿ＣＫのパルスの数を１／８にしたクロックＣＫを出力する。

また、スキューアジャスタ１２３は、クロックＣＫと、ＶＤＬ１２２Ｈから入力されるクロックＣＫ＿ＲＥＴＵＲＮとの位相差を検出し、位相差が所定の位相差になるように、ＥＡＲＬＹ信号又はＬＡＴＥ信号をＣＰ／ＬＰＦ１２１のＣＰに入力する。スキューアジャスタ１２３は、位相検出部の一例である。

スキューアジャスタ１２３は、検出する位相差が所望の位相差になるように、ＥＡＲＬＹ信号又はＬＡＴＥ信号を用いてＣＰ／ＬＰＦ１２１のＣＰの出力電流を増大又は減少させることにより、ＶＤＬ１２２Ａ〜１２２Ｈにおける遅延量を調整する。

スキューアジャスタ１２３は、パルスＣＫの生成、及び、ＥＡＲＬＹ信号又はＬＡＴＥ信号の出力をＳＥＲＤＥＳ制御部１３０から入力される信号に基づいて行う。スキューアジャスタ１２３には、ＳＥＲＤＥＳ制御部１３０から、スキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴ、及び、ＤＬＬイネーブル信号ＤＬＬ＿ＡＦＴＥＲ＿ＬＯＣＫ＿ＥＮが入力される。また、スキューアジャスタ１２３は、スキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰをＳＥＲＤＥＳ制御部１３０に入力する。

ＳＥＲＤＥＳ制御部１３０は、図１に示すコントローラ３０に対応する制御部である。ＳＥＲＤＥＳ制御部１３０は、ＳＥＲＤＥＳの制御を行う。

図２では、ＳＥＲＤＥＳ制御部１３０から送信器１４０のＴＸ０〜ＴＸ３に伝送するＮビットの送信データを、それぞれ、ＴＸＰＤＴ０［Ｎ−１：０］〜ＴＸＰＤＴ３［Ｎ−１：０］で示す。また、受信器１５０のＲＸ０〜ＲＸ３から受信するＮビットの受信データをＲＸＰＤＴ０［Ｎ−１：０］〜ＲＸＰＤＴ３［Ｎ−１：０］で示す。なお、送信データ及び受信データのビット数Ｎは２以上の整数である。

また、ＳＥＲＤＥＳ制御部１３０は、スキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴ、及び、ＤＬＬイネーブル信号ＤＬＬ＿ＡＦＴＥＲ＿ＬＯＣＫ＿ＥＮをスキューアジャスタ１２３に出力する。また、ＳＥＲＤＥＳ制御部１３０には、スキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰがスキューアジャスタ１２３から入力される。

ここで、スキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴは、遅延量の設定処理を開始する際に、ＳＥＲＤＥＳ制御部１３０からスキューアジャスタ１２３に出力される信号である。

また、ＤＬＬイネーブル信号ＤＬＬ＿ＡＦＴＥＲ＿ＬＯＣＫ＿ＥＮは、遅延量の設定処理の終了後に、引き続き遅延量の調整を可能にする際に、ＳＥＲＤＥＳ制御部１３０からスキューアジャスタ１２３に出力される信号である。

また、スキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰは、遅延量の設定処理が終了したときに、スキューアジャスタ１２３からＳＥＲＤＥＳ制御部１３０に入力される信号である。

次に、図３を用いて、実施の形態１のデータ通信回路１００のスキューアジャスタ１２３について説明する。

図３は、実施の形態１のデータ通信回路１００のスキューアジャスタ１２３を示す図である。

スキューアジャスタ１２３は、セレクタ１６１、ＦＦ（Flip Flop）１６２、ＡＮＤ回路１６３〜１６５、ＯＲ回路１６６、ＦＦ１６７、カウンタ（ＣＮＴＲ）１６８、コンパレータ（ＣＭＰ）１６９及び１７０を含む。

スキューアジャスタ１２３は、さらに、ＡＮＤ回路１７１、ＯＲ回路１７２、判定器１７３、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４、及びＦＦ１７５を含む。

ここで、ＦＦ１６２、カウンタ１６８、判定器１７３、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４、及びＦＦ１７５は、すべて、ＰＬＬ１１０（図２参照）から出力されるクロックＰＬＬ＿ＣＫが入力されて動作を行う。

セレクタ１６１は、一方の入力端子にＰＬＬ１１０（図２参照）からクロックＰＬＬ＿ＣＫが入力され、他方の入力端子に固定値０（ゼロ）が入力される。セレクタ１６１は、選択信号入力端子にＯＲ回路１７２から入力されるパルスイネーブル信号ＰＵＬＳＥ＿ＥＮがＨ（High）レベルのときにクロックＰＬＬ＿ＣＫを出力し、パルスイネーブル信号ＰＵＬＳＥ＿ＥＮがＬ（Low）のときに固定値０（ゼロ）を出力する。セレクタ１６１の出力はクロックＣＫであり、これは図２に示すスキューアジャスタ１２３から出力されるクロックＣＫに相当する。

ＦＦ１６２の入力端子は、ＳＥＲＤＥＳ制御部１３０に接続されるとともに、ＡＮＤ回路１６３の一方の入力端子（図３中の上側の入力端子）に接続されている。また、ＦＦ１６２の出力端子は、反転演算素子を介してＡＮＤ１６３の他方の入力端子（図３中の下側の入力端子）に接続されるとともに、ＡＮＤ回路１６４の他方の入力端子（図３中の下側の入力端子）に接続されている。

ＦＦ１６２には、ＳＥＲＤＥＳ制御部１３０からスキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴが入力される。

ＡＮＤ回路１６３は、一方の入力端子（図３中の上側の入力端子）がＳＥＲＤＥＳ制御部１３０（図２参照）に接続されており、他方の入力端子（図３中の下側の入力端子）が反転演算素子を介してＦＦ１６２の出力端子に接続されている。

また、ＡＮＤ回路１６３の出力端子は、ＦＦ１６７のセット端子Ｓに接続されるとともに、ＦＦ１７５のリセット端子Ｒに接続されている。ＡＮＤ回路１６３の出力は、スタート信号ＳＴＡＲＴとしてＦＦ１７５のリセット端子Ｒに入力される。

ＡＮＤ回路１６４は、一方の入力端子（図３中の上側の入力端子）が反転演算素子を介してＰＬＬ１１０（図２参照）に接続されており、他方の入力端子（図３中の下側の入力端子）がＦＦ１６２の出力端子に接続されている。ＡＮＤ回路１６４の出力端子は、ＯＲ回路１６６の一方の入力端子（図３中の上側の入力端子）に接続されている。

ＡＮＤ回路１６５の一方の入力端子（図３中の上側の入力端子）は、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４のロック信号ＬＯＣＫを出力する出力端子に接続されている。ＡＮＤ回路１６５の他方の入力端子（図３中の下側の入力端子）は、反転演算素子を介してＳＥＲＤＥＳ制御部１３０に接続されており、ＤＬＬイネーブル信号ＤＬＬ＿ＡＦＴＥＲ＿ＬＯＣＫ＿ＥＮが入力される。ＡＮＤ回路１６５の出力端子は、ＯＲ回路１６６の他方の入力端子（図３中の下側の入力端子）に接続されている。

ＯＲ回路１６６の一方の入力端子（図３中の上側の入力端子）は、ＡＮＤ回路１６４の出力端子に接続されており、他方の入力端子（図３中の下側の入力端子）は、ＡＮＤ回路１６５の出力端子に接続されている。ＯＲ回路１６６の出力端子は、ＦＦ１６７のリセット端子Ｒに接続されている。

ＦＦ１６７は、セット端子ＳがＡＮＤ回路１６３の出力端子に接続され、リセット端子ＲがＯＲ回路１６６の出力端子に接続され、出力端子がカウンタ１６８の入力端子と、ＡＮＤ回路１７１の一方の入力端子（図３中の上側の入力端子）に接続されている。ＦＦ１６７の出力は、カウンタイネーブル信号ＣＮＴＲ＿ＥＮとしてＡＮＤ回路１７１の一方の入力端子（図３中の上側の入力端子）に入力される。

カウンタ１６８は、入力端子がＦＦ１６７の出力端子に接続され、出力端子がコンパレータ１６９及び１７０の入力端子に接続されている３ビットのカウンタである。このため、カウンタ１６８の出力は、３ビットのカウント信号ＣＮＴＲ［２：０］である。

カウンタ１６８は、ＦＦ１６７から入力されるコントロールイネーブル信号ＣＮＴＲ＿ＥＮがＨレベルの間は、クロック入力端子に入力されるクロックＰＬＬ＿ＣＫをカウントし、カウント数を表す３ビットのカウント信号ＣＮＴＲ［２：０］を出力する。カウンタ１６８は、０から７までカウントすると、カウント値をリセットし、再び０からカウントを開始する。

コンパレータ１６９は、入力端子がカウンタ１６８の出力端子に接続され、出力端子が反転演算素子を介してＡＮＤ回路１７１の他方の入力端子（図３中の下側の入力端子）に接続されている。

コンパレータ１６９は、カウンタ１６８が出力するカウント信号ＣＮＴＲ［２：０］の値が１である場合にＨレベルの信号を出力し、カウンタ１６８が出力するカウント信号ＣＮＴＲ［２：０］の値が１以外である場合はＬレベルの信号を出力する。

コンパレータ１７０は、入力端子がカウンタ１６８の出力端子に接続され、出力端子が判定器１７３の一方の入力端子（図３中の上側の入力端子）に接続されている。

コンパレータ１７０は、カウンタ１６８が出力するカウント信号ＣＮＴＲ［２：０］の値が３である場合にＨレベルの信号を出力し、カウンタ１６８が出力するカウント信号ＣＮＴＲ［２：０］の値が３以外である場合はＬレベルの信号を出力する。

コンパレータ１７０の出力は、判定イネーブル信号ＪＵＤＧＥ＿ＥＮとして、判定器１７３の一方の入力端子（図３中の上側の入力端子）に入力される。

ＡＮＤ回路１７１は、一方の入力端子（図３中の上側の入力端子）がＦＦ１６７の出力端子に接続され、他方の入力端子（図３中の下側の入力端子）が反転演算素子を介してコンパレータ１６９の出力端子に接続されている。ＡＮＤ回路１７１の出力端子は、反転演算素子を介してＯＲ回路１７２の一方の入力端子（図３中の上側の入力端子）に接続されている。ＡＮＤ回路１７１の一方の入力端子（図３中の上側の入力端子）には、ＦＦ１６７からカウンタイネーブル信号ＣＮＴＲ＿ＥＮが入力される。

ＯＲ回路１７２は、一方の入力端子（図３中の上側の入力端子）が反転演算素子を介してＡＮＤ回路１７１の出力端子に接続され、他方の入力端子（図３中の下側の入力端子）がＦＦ１７５の出力端子に接続されている。ＯＲ回路１７２の出力端子はセレクタ１６１の選択信号入力端子に接続されており、ＯＲ回路１７２の出力は、パルスイネーブル信号ＰＵＬＳＥ＿ＥＮとして、セレクタ１６１の選択信号入力端子に入力される。

判定器１７３は、一方の入力端子（図３中の上側の入力端子）がコンパレータ１７０の出力端子に接続されており、他方の入力端子（図３中の左側の入力端子）がＶＤＬ１２２Ｈ（図２参照）のクロック出力端子に接続されている。判定器１７３の出力端子は、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４の入力端子に接続されている。

判定器１７３の一方の入力端子（図３中の上側の入力端子）には、コンパレータ１７０から判定イネーブル信号ＪＵＤＧＥ＿ＥＮが入力され、他方の入力端子（図３中の左側の入力端子）には、ＶＤＬ１２２ＨからクロックＣＫ＿ＲＥＴＵＲＮが入力される。

判定器１７３は、コンパレータ１７０から判定イネーブル信号ＪＵＤＧＥ＿ＥＮが入力されると、クロックＰＬＬ＿ＣＫの立ち上がりのタイミングにおいて、ＶＤＬ１２２Ｈから入力されるクロックＣＫ＿ＲＥＴＵＲＮの信号レベルを判定し、判定結果を表すデータ判定信号ＪＵＤＧＥ＿ＤＴを出力する。

判定器１７３は、クロックＣＫ＿ＲＥＴＵＲＮの信号レベルがＨレベルであるときは、Ｈレベルのデータ判定信号ＪＵＤＧＥ＿ＤＴを出力し、クロックＣＫ＿ＲＥＴＵＲＮの信号レベルがＬレベルであるときは、Ｌレベルのデータ判定信号ＪＵＤＧＥ＿ＤＴを出力する。

判定器１７３が出力するデータ判定信号ＪＵＤＧＥ＿ＤＴは、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４の入力端子に入力される。

ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、入力端子が判定器１７３の出力端子に接続され、図３中の右側にある出力端子がＡＮＤ回路１６５の一方の入力端子（図３中の上側の入力端子）に接続されるとともに、ＦＦ１７５のセット端子Ｓに接続されている。

ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４の図３中の右側にある出力端子の出力は、ロック信号ＬＯＣＫとして、ＡＮＤ回路１６５の一方の入力端子（図３中の上側の入力端子）とＦＦ１７５のセット端子Ｓに入力される。

ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、クロックＣＫに対するクロックＣＫ＿ＲＥＴＵＲＮの位相を調整するために、ＥＡＲＬＹ信号又はＬＡＴＥ信号をＣＰ／ＬＰＦ１２１のＣＰに出力する。

ＥＡＲＬＹ信号は、クロックＣＫに対してクロックＣＫ＿ＲＥＴＵＲＮの位相を進める（遅延量を減少させる）ための信号であり、ＬＡＴＥ信号はクロックＣＫに対してクロックＣＫ＿ＲＥＴＵＲＮの位相を遅らせる（遅延量を増大させる）ための信号である。

ここで、クロックＰＬＬ＿ＣＫの１ビットのデータ幅を１ＵＩ（Unit Interval）と記すと、クロックＣＫは、８ＵＩに１つのパルスを有するクロックとなる。

実施の形態１では、クロックＣＫに対するクロックＣＫ＿ＲＥＴＵＲＮの位相差が３ＵＩに達していない状態（初期状態）から、遅延量の設定処理を行う場合について説明する。すなわち、初期状態では、ＶＤＬ１２２Ａ〜１２２Ｈによる遅延量の総和は３ＵＩに達しておらず、この状態からクロックＣＫ＿ＲＥＴＵＲＮの位相を遅延させる。

ここで、クロックＣＫ＿ＲＥＴＵＲＮの位相を遅らせて行くと、判定器１７３が最初にクロックＣＫ＿ＲＥＴＵＲＮの立ち下がりを検出することにより、データ判定信号ＪＵＤＧＥ＿ＤＴの出力レベルはＬレベルからＨレベルに変化する。そして、次にデータ判定信号ＪＵＤＧＥ＿ＤＴの出力レベルがＨレベルからＬレベルに変化するところが、クロックＣＫ＿ＲＥＴＵＲＮの立ち上がりに相当する。

ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、クロックＣＫ＿ＲＥＴＵＲＮの立ち上がりを検出するまでは、クロックＣＫ＿ＲＥＴＵＲＮの位相を遅延させるべく、ＬＡＴＥ信号を出力する。

すなわち、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、判定器１７３が最初にクロックＣＫ＿ＲＥＴＵＲＮの立ち下がりを検出してデータ判定信号ＪＵＤＧＥ＿ＤＴがＬレベルからＨレベルに変化し、さらに、データ判定信号ＪＵＤＧＥ＿ＤＴがＨレベルからＬレベルに変化してクロックＣＫ＿ＲＥＴＵＲＮの立ち上がりが検出されるまで、ＬＡＴＥ信号を出力する。

また、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、データ判定信号ＪＵＤＧＥ＿ＤＴがＨレベルからＬレベルに変化してクロックＣＫ＿ＲＥＴＵＲＮの立ち上がりが検出されると、ＥＡＲＬＹ信号を出力する。これによりクロックＣＫ＿ＲＥＴＵＲＮの位相は進められ、クロックＣＫ＿ＲＥＴＵＲＮの立ち上がりを正しく検出していれば、判定器１７３は、クロックＣＫ＿ＲＥＴＵＲＮがＨレベルに立ち上がっている区間を検出する。

そして、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、ＥＡＲＬＹ信号を出力した後に、判定器１７３がクロックＣＫ＿ＲＥＴＵＲＮのＨレベルを再び検出すると、ＬＡＴＥ信号を出力する。

ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、このようにＬＡＴＥ信号とＥＡＲＬＹ信号とを繰り返し出力することにより、クロックＣＫ＿ＲＥＴＵＲＮの立ち上がりの前後を判定器１７３に検出させる。

すなわち、クロックＣＫ＿ＲＥＴＵＲＮの立ち上がりの前を判定器１７３が検出すれば、データ判定信号ＪＵＤＧＥ＿ＤＴはＬレベルであり、クロックＣＫ＿ＲＥＴＵＲＮの立ち上がりの後を判定器１７３が検出すれば、データ判定信号ＪＵＤＧＥ＿ＤＴはＨレベルである。

ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、このようにＬＡＴＥ信号とＥＡＲＬＹ信号とを繰り返し出力することを４回繰り返した後に、ＬＯＣＫ信号を出力する。

ＬＯＣＫ信号は、クロックＣＫに対するクロックＣＫ＿ＲＥＴＵＲＮの遅延量の設定が終了した後に、遅延量を設定（ロック）する際に、Ｈレベルにされる信号である。

以上のように、ＬＡＴＥ信号とＥＡＲＬＹ信号の出力を４回繰り返したときに、ＬＯＣＫ信号を出力するのは、クロックＣＫに対するクロックＣＫ＿ＲＥＴＵＲＮの位相差が３ＵＩに達したことを正しく検出していることを検証するためである。

ＬＯＣＫ信号は、ＡＮＤ回路１６５の一方の入力端子（図３中の上側の入力端子）と、ＦＦ１７５のセット端子Ｓとに入力される。

なお、このような動作を行うＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、例えば、シーケンサによって実現することができる。

また、ここでは、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４がＬＡＴＥ信号とＥＡＲＬＹ信号と４回繰り返して出力した後に、ＬＯＣＫ信号を出力する形態について説明するが、繰り返し回数は４回に限られず、何回に設定してもよい。また、ＬＡＴＥ信号の後にＥＡＲＬＹ信号を出力した際に（すなわち、最初にクロックＣＫ＿ＲＥＴＵＲＮの立ち上がりを検出した際に）ＬＯＣＫ信号を出力するようにしてもよい。

ＦＦ１７５は、セット端子ＳがＥＡＲＬＹ／ＬＡＴＥコントローラ１７４の図３中の右側にある出力端子に接続され、リセット端子ＲがＡＮＤ回路１６３の出力端子に接続され、出力端子がＯＲ回路１７２の他方の入力端子（図３中の下側の入力端子）とＳＥＲＤＥＳ制御部１３０に接続されている。ＦＦ１７５の出力は、スキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰとして、ＯＲ回路１７２の他方の入力端子（図３中の下側の入力端子）とＳＥＲＤＥＳ制御部１３０に入力される。

次に、図４を用いて、実施の形態１のデータ通信回路１００におけるクロックＣＫとクロックＣＫ＿ＲＥＴＵＲＮの動作波形について説明する。

図４は、実施の形態１のデータ通信回路１００におけるクロックＣＫとクロックＣＫ＿ＲＥＴＵＲＮの動作波形を示す図であり、（Ａ）は遅延量の調整中の動作波形を示し、（Ｂ）は遅延量の調整が終了した後の通常動作時の動作波形を示す。

図４（Ａ）に示すように、実施の形態１のデータ通信回路１００は、遅延量の調整中は、スキューアジャスタ１２３においてＰＬＬ１１０から入力されるクロックＰＬＬ＿ＣＫのパルス数を１／８に減らしたクロックＣＫを出力する。このようなクロックＣＫの生成は、スキューアジャスタ１２３のセレクタ１６１の選択信号入力端子に入力されるパルスイネーブル信号ＰＵＬＳＥ＿ＥＮを利用して行う。

ここで、クロックＰＬＬ＿ＣＫの１ビットのデータ幅を１ＵＩとすると、クロックＣＫは、８ＵＩに１つのパルスを有するクロックとなる。

このようなクロックＣＫは、セレクタ１６１の選択信号入力端子に入力するパルスイネーブル信号ＰＵＬＳＥ＿ＥＮを８ＵＩに一度の割合でＨレベルにすることによって、クロックＰＬＬ＿ＣＫの８ＵＩ分の８つのパルスから、１つのパルスだけを抜き出すことによって生成される。

このため、クロックＣＫのパルスの幅は、クロックＰＬＬ＿ＣＫのパルスの幅と同一である。なお、詳細は図５のタイミングチャートを用いて後述する。

また、実施の形態１のデータ通信回路１００では、送信器１４０のＴＸ０〜ＴＸ３と受信器１５０のＲＸ０〜ＲＸ３の各々に入力されるクロック信号の位相をずらすために、ＶＤＬ１２２Ａに入力されるクロックＣＫと、ＶＤＬ１２２Ｈから出力されるクロックＣＫ＿ＲＥＴＵＲＮとの位相差が３ＵＩになるように制御を行う。

このため、位相調整が完了する時点では、クロックＣＫ＿ＲＥＴＵＲＮの位相は、図４（Ａ）に示すように、クロックＣＫに対して、３ＵＩだけ遅れることになる。

ここで、クロックＣＫとクロックＣＫ＿ＲＥＴＵＲＮの位相差を３ＵＩに設定するのは、送信器１４０のＴＸ０〜ＴＸ３と受信器１５０のＲＸ０〜ＲＸ３の８つの回路の各々に入力されるクロックＣＫ１〜ＣＫ８の位相をすべて異なる位相にするためである。

換言すれば、送信器１４０のＴＸ０〜ＴＸ３と受信器１５０のＲＸ０〜ＲＸ３の８つの回路の各々に入力されるクロックＣＫ１〜ＣＫ８の位相差に、整数倍の関係を持たせずに、非整数倍の関係を持たせるためである。

クロックＣＫとクロックＣＫ＿ＲＥＴＵＲＮとの位相差を３ＵＩに設定すれば、ＶＤＬ１２２Ａ〜１２２Ｈに動作基準クロックとして入力されるクロックＣＫ１〜ＣＫ８の位相はすべて３ＵＩ／８ずつ異なり、送信器１４０のＴＸ０〜ＴＸ３と受信器１５０のＲＸ０〜ＲＸ３の８つの回路の回路動作のタイミングをずらすことができる。

このように回路動作のタイミングをずらすことにより、実施の形態１のデータ通信回路１００は、ピーク電力の増大の抑制を実現する。

なお、遅延量の設定が終了した後は、セレクタ１６１（図３参照）の選択信号入力端子に入力されるパルスイネーブル信号ＰＵＬＳＥ＿ＥＮを常にＨレベルに固定することにより、ＰＬＬ１１０から入力されるクロックＰＬＬ＿ＣＫを図４（Ｂ）に示すように、クロックＣＫとして出力する。この場合に、クロックＰＬＬ＿ＣＫとクロックＣＫの位相は同一である。

また、この結果、ＶＤＬ１２２Ｈから出力されるクロックＣＫ＿ＲＥＴＵＲＮは、クロックＣＫに対して３ＵＩ位相が遅れたクロックとなる。これは、上述した遅延量の調整によるものである。

次に、図５及び図６のタイミングチャートを用いて、実施の形態１のデータ通信回路１００における各クロック及び各信号の動作波形について説明する。

図５は、実施の形態１のデータ通信回路１００において遅延量の調整を開始する時点におけるクロックと信号の動作波形の一例を示す図である。

図６は、実施の形態１のデータ通信回路１００において遅延量の調整を終了する時点におけるクロックと信号の動作波形の一例を示す図である。

なお、図５及び図６では、クロック及び信号のＨレベル及びＬレベルの表記を省略するが、クロック及び信号のレベルが高い区間がＨレベルの区間を表し、レベルが低い区間がＬレベルの区間を表す。

図５では、クロックＣＫに対するクロックＣＫ＿ＲＥＴＵＲＮの位相差が３ＵＩに達していない状態（初期状態）から、遅延量の設定処理を行う場合について説明する。すなわち、初期状態では、ＶＤＬ１２２Ａ〜１２２Ｈによる遅延量の総和は３ＵＩに達しておらず、この状態からクロックＣＫ＿ＲＥＴＵＲＮの位相を遅延させるための遅延量の設定処理を行う場合について説明する。

また、実施の形態１では、遅延量を増大させる際には制御電圧ＶＣＮＴＬの電圧値を低下させ、遅延量を減少させる際には制御電圧ＶＣＮＴＬの電圧値を上昇させる。

このため、初期状態では、クロックＣＫ＿ＲＥＴＵＲＮの位相を遅延させるために、ＣＰ／ＬＰＦ１２１が出力する制御電圧ＶＣＮＴＬは、最大値に設定されているものとする。

まず、図５に示すように、遅延量の設定処理の開始時に、時刻ｔ１において、ＳＥＲＤＥＳ制御部１３０から出力されるスキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴがＬレベルからＨレベルに遷移する。

これにより、ＡＮＤ回路１６３が出力するスタート信号ＳＴＡＲＴがクロックＰＬＬ＿ＣＫの次の立ち上がりの時刻ｔ２でＨレベルになる。

さらにクロックＰＬＬ＿ＣＫの１周期分後の時刻ｔ３で、ＦＦ１６２を介してＡＮＤ回路１６３にＨレベルが反転されて入力されるため、スタート信号ＳＴＡＲＴはＬレベルに遷移する。

また、時刻ｔ３では、時刻ｔ２でのスタート信号ＳＴＡＲＴの立ち上がりを受けて、ＦＦ１６７が出力するカウンタイネーブル信号ＣＮＴＲ＿ＥＮがＨレベルになる。これにより、カウンタ１６８がクロックＰＬＬ＿ＣＫのカウントを開始する。

また、時刻ｔ３でカウンタイネーブル信号ＣＮＴＲ＿ＥＮがＨレベルになることにより、ＡＮＤ回路１７１の出力が“１”になり、反転演算素子で反転されてＯＲ回路１７２に入力されるため、ＯＲ回路１７２が出力するパルスイネーブル信号ＰＵＬＳＥ＿ＥＮは“０”（Ｌレベル）になる。このため、セレクタ１６１は固定値０（ゼロ）をクロックＣＫに反映する。

次に、クロックＰＬＬ＿ＣＫの１周期分後の時刻ｔ４で、カウント信号ＣＮＴＲ［２：０］の値が１になることによってコンパレータ１６９の出力信号がＨレベルになるため、ＡＮＤ回路１７１の出力が“０”になる。

このＡＮＤ回路１７１の出力は反転演算素子で反転されてＯＲ回路１７２に入力されるため、ＯＲ回路１７２の出力はＨレベルになる。

すなわち、時刻ｔ４でパルスイネーブル信号ＰＵＬＳＥ＿ＥＮがＨレベルになる。

この結果、セレクタ１６１がクロックＰＬＬ＿ＣＫを選択してクロックＣＫとして出力するため、時刻ｔ４でクロックＣＫはクロックＰＬＬ＿ＣＫのパルスを反映する。

次に、クロックＰＬＬ＿ＣＫの１周期分後の時刻ｔ５では、カウント信号ＣＮＴＲ［２：０］の値が２になるため、コンパレータ１６９の出力信号がＬレベルになる。このため、時刻ｔ５において、ＯＲ回路１７２が出力するパルスイネーブル信号ＰＵＬＳＥ＿ＥＮがＬレベル（“０”）になる。これにより、セレクタ１６１は固定値０（ゼロ）を選択してクロックＣＫに反映する。すなわち、時刻ｔ５ではクロックＣＫは立ち上がらずにＬレベルに保持される。

以後、カウンタ１６８がクロックＰＬＬ＿ＣＫをカウントすることにより、カウント信号ＣＮＴＲ［２：０］の値が３から７まで上昇するが、この間はコンパレータ１６９の出力信号がＬレベルであるため、ＯＲ回路１７２が出力するパルスイネーブル信号ＰＵＬＳＥ＿ＥＮがＬレベルである。

従って、カウント信号ＣＮＴＲ［２：０］の値が３から７の値を取る間は、クロックＣＫは立ち上がらずにＬレベルに保持される。

以上により、クロックＰＬＬ＿ＣＫの８ＵＩのうちに一度の割合でセレクタ１６１の選択信号入力端子に入力するパルスイネーブル信号ＰＵＬＳＥ＿ＥＮがＨレベルになることにより、クロックＰＬＬ＿ＣＫの８ＵＩ分の８つのパルスから、１つのパルスだけを抜き出したクロックＣＫが生成される。

また、カウント信号ＣＮＴＲ［２：０］の値が３になる時刻ｔ６では、コンパレータ１７０が出力する判定イネーブル信号ＪＵＤＧＥ＿ＥＮがＨレベルになる。

判定イネーブル信号ＪＵＤＧＥ＿ＥＮがＨレベルになり、次にクロックＰＬＬ＿ＣＫが立ち上がる時刻ｔ７では、クロックＣＫ＿ＲＥＴＵＲＮはＬレベルであるため、判定器１７３から出力されるデータ判定信号ＪＵＤＧＥ＿ＤＴはＬレベルである。

また、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、クロックＣＫ＿ＲＥＴＵＲＮの位相を遅延させるためにＬＡＴＥ信号をＣＰ／ＬＰＦ１２１に出力する。

そして、カウント信号ＣＮＴＲ［２：０］の値が再び１になる時刻ｔ８以降において、クロックＣＫ＿ＲＥＴＵＲＮの位相が少し遅延された状態で、時刻ｔ１以降と同様の動作が繰り返し行われる。

カウント信号ＣＮＴＲ［２：０］の値が再び３になる時刻ｔ９においても、クロックＣＫ＿ＲＥＴＵＲＮとクロックＣＫの位相差は３ＵＩに達していないため、クロックＣＫ＿ＲＥＴＵＲＮは、ＣＰ／ＬＰＦ１２１のＣＰにおいて、時刻ｔ１０で出力されるＬＡＴＥ信号によってさらに遅延される。

なお、カウンタ１６８のカウント値が３になって判定器１７３で位相の比較を行った後に、カウントが４から７になるまでの時間は、制御電圧ＶＣＮＴＬを安定化させるための時間として設けられている。

従って、制御電圧ＶＣＮＴＬを安定化させるための時間をより長く取る場合は、カウンタ１６８のビット数を増やしてカウント数の最大値を増大させればよい。

次に、図６を用いて、実施の形態１のデータ通信回路１００において遅延量の調整を終了する時点の動作について説明する。

図６に示す動作は、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４によるＬＡＴＥ信号とＥＡＲＬＹ信号の出力が３回繰り返された後の動作である。

まず、カウント信号ＣＮＴＲ［２：０］の値が３になってコンパレータ１７０が出力する判定イネーブル信号ＪＵＤＧＥ＿ＥＮがＨレベルになった後の時刻ｔ１１において、クロックＣＫ＿ＲＥＴＵＲＮがＨレベルであるため、判定器１７３はＨレベルのデータ判定信号ＪＵＤＧＥ＿ＤＴを出力する。

そして、時刻ｔ１１において、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、クロックＣＫ＿ＲＥＴＵＲＮの立ち上がりを検出するために、ＬＡＴＥ信号をＣＰ／ＬＰＦ１２１に出力する。これにより、ＣＰ／ＬＰＦ１２１のＬＰＦが出力する制御電圧ＶＣＮＴＬが低下する。

時刻ｔ１１よりもクロックＰＬＬ＿ＣＫの１周期後の時刻ｔ１２において、データ判定信号ＪＵＤＧＥ＿ＤＴとＬＡＴＥ信号はＬレベルになる。

そして、次に、カウント信号ＣＮＴＲ［２：０］の値が１になる時刻ｔ１３では、図５における時刻ｔ４と同様に、コンパレータ１６９の出力信号がＨレベルになるため、ＡＮＤ回路１７１の出力が“０”になる。

この結果、ＯＲ回路１７２の出力はＨレベルになり、パルスイネーブル信号ＰＵＬＳＥ＿ＥＮがＨレベルになる。

そして、セレクタ１６１がクロックＰＬＬ＿ＣＫを選択してクロックＣＫとして出力するため、時刻ｔ１３でクロックＣＫはクロックＰＬＬ＿ＣＫのパルスを反映する。

時刻ｔ１３よりもクロックＰＬＬ＿ＣＫの１周期後の時刻ｔ１４において、カウント信号ＣＮＴＲ［２：０］の値が２になるため、コンパレータ１６９の出力信号がＬレベルになる。このため、時刻ｔ１３において、ＯＲ回路１７２が出力するパルスイネーブル信号ＰＵＬＳＥ＿ＥＮがＬレベル（“０”）になり、クロックＣＫは立ち上がらずにＬレベルに保持される。

そして、次に、カウント信号ＣＮＴＲ［２：０］の値が３になる時刻ｔ１５では、コンパレータ１７０が出力する判定イネーブル信号ＪＵＤＧＥ＿ＥＮがＨレベルになる。

時刻ｔ１５よりもクロックＰＬＬ＿ＣＫの１周期後の時刻ｔ１６では、クロックＣＫ＿ＲＥＴＵＲＮがＬレベルであるため、判定器１７３は、Ｌレベルのデータ判定信号ＪＵＤＧＥ＿ＤＴを出力する。

また、Ｌレベルのデータ判定信号ＪＵＤＧＥ＿ＤＴが入力されたＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、時刻ｔ１６において、クロックＣＫ＿ＲＥＴＵＲＮの位相を進めるためにＥＡＲＬＹ信号をＣＰ／ＬＰＦ１２１に出力する。

また、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、ＬＡＴＥ信号とＥＡＲＬＹ信号の出力が４回繰り返したため、クロックＣＫに対するクロックＣＫ＿ＲＥＴＵＲＮの位相差は３ＵＩに達し、遅延量の設定処理が終了したと判定し、ロック信号ＬＯＣＫをＨレベルにする。

ロック信号ＬＯＣＫがＨレベルになると、ＦＦ１７５のセット端子ＳにＨレベルのロック信号ＬＯＣＫが入力されることにより、ＦＦ１７５からスキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰがＳＥＲＤＥＳ制御部１３０及びＯＲ回路１７２に出力される。

Ｈレベルのスキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰが入力されることにより、ＳＥＲＤＥＳ制御部１３０は、遅延量の設定処理を終了する。

スキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰは、遅延量の設定処理が終了したときに、スキューアジャスタ１２３からＳＥＲＤＥＳ制御部１３０に入力される信号である。

また、Ｈレベルのスキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰがＯＲ回路１７２に入力されることにより、ＯＲ回路１７２の出力は“１”にクリップされ、以後、セレクタ１６１は、ＰＬＬ１１０から入力されるＰＬＬ＿ＣＫを選択してクロックＣＫとして出力する。

このため、時刻ｔ１６よりもクロックＰＬＬ＿ＣＫの１周期後の時刻ｔ１７以降では、クロックＣＫは、クロックＰＬＬ＿ＣＫを反映した波形のクロックとなる。

また、時刻ｔ１７では、ｔ１６でＨレベルになったロック信号ＬＯＣＫによってＡＮＤ回路１６５の出力が“１”になり、これによりＯＲ回路１６６の出力が“１”になることにより、ＦＦ１６７がリセットされ、ＦＦ１６７から出力されるカウンタイネーブル信号ＣＮＴＲ＿ＥＮがＬレベルになる。カウンタイネーブル信号ＣＮＴＲ＿ＥＮがＬレベルになると、カウンタ１６８によるカウントが停止する。

また、カウンタイネーブル信号ＣＮＴＲ＿ＥＮがＬレベルになると、ＡＮＤ回路１７１の出力が“０”になり、ＯＲ回路１７２の出力が“１”になる。時刻ｔ１７では、このことによってもセレクタ１６１は、ＰＬＬ１１０から入力されるＰＬＬ＿ＣＫを選択してクロックＣＫとして出力する。

時刻ｔ１７以降では、データ通信回路１００は、時刻ｔ１６までに設定された遅延量を用いて通常動作を行う。

なお、以上のように遅延量の設定処理が終了する際に、引き続き遅延量の設定をしたい場合には、ＳＥＲＤＥＳ制御部１３０からスキューアジャスタ１２３にＨレベルのＤＬＬイネーブル信号ＤＬＬ＿ＡＦＴＥＲ＿ＬＯＣＫ＿ＥＮを出力すればよい。

また、ＤＬＬイネーブル信号ＤＬＬ＿ＡＦＴＥＲ＿ＬＯＣＫ＿ＥＮは、遅延量の設定処理の終了後に、引き続き遅延量の調整を可能にする際に、ＳＥＲＤＥＳ制御部１３０からスキューアジャスタ１２３に出力される信号である。

ＤＬＬイネーブル信号ＤＬＬ＿ＡＦＴＥＲ＿ＬＯＣＫ＿ＥＮがＨレベルになると、ＡＮＤ回路１６４及び１６５の出力が“０”になり、ＯＲ回路１６６の出力が０になるため、ＦＦ１６７はリセットされず、カウンタイネーブル信号ＣＮＴＲ＿ＥＮをＨレベルにすることができる。これにより、データ通信回路１００は、引き続き位相の調整を行うことができる状態になる。

以上で説明した遅延量の設定処理が終了し、通常動作に移行する時刻ｔ１７以降は、ＶＤＬ１２２Ａに入力するクロックＣＫと、ＶＤＬ１２２Ｈから出力するクロックＣＫ＿ＲＥＴＵＲＮとが３ＵＩの位相差を有する。

このときにＶＤＬ１２２Ａに入力するクロックＣＫと、ＶＤＬ１２２Ｈから出力するクロックＣＫ＿ＲＥＴＵＲＮとは、図４（Ｂ）に示すように３ＵＩの位相差を有する。

３ＵＩの位相差は、ＶＤＬ１２２Ａ〜１２２Ｈからそれぞれ出力されるクロックＣＫ１〜ＣＫ８に均等に割り振られる。

すなわち、クロックＣＫ１〜ＣＫ８は、それぞれ順番に３ＵＩ／８の位相差を有する状態で送信器１４０のＴＸ０〜ＴＸ３及び受信器１５０のＲＸ０〜ＲＸ３に入力される。

このため、送信器１４０のＴＸ０〜ＴＸ３及び受信器１５０のＲＸ０〜ＲＸ３は、それぞれ、３ＵＩ／８ずつ位相の異なるクロックＣＫ１〜ＣＫ８を動作基準クロックとして動作を行うことになる。

従って、実施の形態１のデータ通信回路１００によれば、送信器１４０のＴＸ０〜ＴＸ３及び受信器１５０のＲＸ０〜ＲＸ３の動作のタイミングをずらすことができるので、送信器１４０のＴＸ０〜ＴＸ３及び受信器１５０のＲＸ０〜ＲＸ３の動作に伴うピーク電力の増大を抑制することができる。

このように送信器１４０のＴＸ０〜ＴＸ３及び受信器１５０のＲＸ０〜ＲＸ３の動作のタイミングをずらすことは、クロックＣＫ１〜ＣＫ８の位相差に非整数倍の関係を持たせたことによって実現されることである。

以上、実施の形態１によれば、ピーク電力の増大を抑制したデータ通信回路１００を提供することができる。

また、以上で説明したように、実施の形態１のデータ通信回路１００では、遅延量の設定処理を行う際にＰＬＬ１１０から出力されるクロックＰＬＬ＿ＣＫがクロックＣＫに変換されて通る信号経路と、通常動作に移行した後にＰＬＬ１１０から出力されるクロックＰＬＬ＿ＣＫが通る信号経路は同一である。

この信号経路とは、図２に示すＰＬＬ１１０からＤＬＬ１２０に入力されるクロックＰＬＬ＿ＣＫが、図３に示すセレクタ１６１を経て、ＶＤＬ１２２Ａ〜１２２Ｈに入力される信号経路である。

ここで、遅延量の設定処理における信号経路と、通常動作時の信号経路が異なると、遅延量の設定処理で設定した遅延量が通常動作時の信号経路において正確な値にならない場合がある。信号経路が異なれば、経路長が異なること、又は、信号経路の異なる部分に含まれる回路素子を経ること等により、厳密に言えば遅延時間が異なるからである。そして、このような信号経路の相違は、クロックＰＬＬ＿ＣＫの周波数が高くなるほど顕著になる。

これに対して、実施の形態１のデータ通信回路１００によれば、遅延量を設定する際の信号経路と、通常動作に移行した後の信号経路が同一であることから、正確な遅延量を設定することができ、ピーク電力の増大を効果的に抑制することができる。

なお、以上では、クロックＣＫ１〜ＣＫ８の位相差に非整数倍の関係を持たせるために、クロックＣＫとクロックＣＫ＿ＲＥＴＵＲＮの位相差を３ＵＩに設定する形態について説明した。

しかしながら、クロックＣＫとクロックＣＫ＿ＲＥＴＵＲＮの位相差は３ＵＩに限らず、５ＵＩ、６ＵＩ、又は、７ＵＩに設定してもよい。これらの場合は、クロックＣＫ１〜ＣＫ８が、それぞれ、５ＵＩ／８、６ＵＩ／８、又は、７ＵＩ／８の位相差を有することになり、クロックＣＫ１〜ＣＫ８がすべて異なる位相を有することになる。

従って、クロックＣＫとクロックＣＫ＿ＲＥＴＵＲＮの位相差を５ＵＩ、６ＵＩ、又は、７ＵＩに設定した場合においても、上述のように位相差を３ＵＩに設定した場合と同様に、ピーク電力の増大を抑制したデータ通信回路１００を提供することができる。

また、クロックＣＫとクロックＣＫ＿ＲＥＴＵＲＮの位相差を２ＵＩに設定してもよい。この場合は、ＴＸ０とＲＸ０、ＴＸ１とＲＸ１、ＴＸ２とＲＸ２、ＴＸ３とＲＸ３の４組でそれぞれ回路動作のタイミングが同一になるが、８つの回路の回路動作が同一の場合に比べれば、データ通信回路１００内でのピーク電力を１／４に抑制することができる。

また、クロックＣＫとクロックＣＫ＿ＲＥＴＵＲＮの位相差を４ＵＩに設定してもよい。この場合は、ＴＸ０、ＴＸ２、ＲＸ０、及びＲＸ２と、ＴＸ１、ＴＸ３、ＲＸ１、及びＲＸ３との２組でそれぞれ回路動作のタイミングが同一になるが、８つの回路の回路動作が同一の場合に比べれば、データ通信回路１００内でのピーク電力を１／２に抑制することができる。

また、以上では、８つの送信用及び受信用の回路（ＴＸ０〜ＴＸ３及びＲＸ０〜ＲＸ３）にクロックＣＫ１〜ＣＫ８を供給する形態について説明したが、回路の数は８つに限られず、２つ以上あればよい。この場合に、クロックＣＫとクロックＣＫ＿ＲＥＴＵＲＮの位相差は、すべての回路に供給されるクロックの位相が同一にならないように、少なくとも一部の回路に供給されるクロックが他の回路に供給されるクロックと異なるようにすればよい。

また、以上では、データ通信回路１００が送信用及び受信用の両方の回路（ＴＸ０〜ＴＸ３及びＲＸ０〜ＲＸ３）を含む形態について説明したが、送信用又は受信用のいずれか一方の回路を複数含む形態であってもよい。

また、以上では、ＶＤＬ１２２Ａ〜１２２ＨがＣＰ／ＬＰＦ１２１のＬＰＦから入力される制御電圧ＶＣＮＴＬに応じてクロックＣＫ１〜ＣＫ８の遅延量を設定する形態について説明した。このようなＶＤＬ１２２Ａ〜１２２Ｈは、制御電圧ＶＣＮＴＬに基づいてクロックＣＫ１〜ＣＫ８の位相をアナログ的に調整する回路である。

しかしながら、ＶＤＬ１２２Ａ〜１２２Ｈとしては、例えば、複数のインバータと複数のセレクタを交互に直列に接続した遅延素子を用いてもよい。この場合には、制御電圧ＶＣＮＴＬをデジタルデータに変換し、クロックＣＫが通過するインバータ及びセレクタの数をデジタル変換した制御電圧ＶＣＮＴＬで選択することにより、遅延量を設定することができる。

＜実施の形態２＞
実施の形態２のデータ通信回路２００は、遅延量の設定処理の手法が実施の形態１のデータ通信回路１００と異なる。また、これに伴い、実施の形態２のデータ通信回路２００は、一部の回路構成が実施の形態１のデータ通信回路１００と異なる。

以下、実施の形態１のデータ通信回路１００と同様の構成要素には同一符号を付し、その説明を省略する。

図７は、実施の形態２のデータ通信回路２００を示す図である。

データ通信回路２００は、水晶発振器（ＴＣＸＯ）２１０、ＤＬＬ２２０、ＳＥＲＤＥＳ制御部２３０、及び送信器２４０を含む。図８は、実施の形態２のデータ通信回路２００のＤＬＬ２２０に含まれるＶＤＬの回路構成を示す図である。

水晶発振器（ＴＣＸＯ）２１０は、クロック出力部の一例である。

ＤＬＬ２２０は、ＣＰ／ＬＰＦ１２１、ＶＤＬ２２２Ａ〜２２２Ｈ、及びＰＤ（Phase Detector）２２３を含む。

ＶＤＬ２２２Ａ〜２２２Ｈには、遅延量制御端子２２２Ａ１〜２２２Ｈ１にＣＰ／ＬＰＦ１２１（図７参照）から制御電圧ＶＣＮＴＬが入力されるとともに、ＳＥＲＤＥＳ制御部からスキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴが入力される。

ＶＤＬ２２２Ａ〜２２２Ｈは、直列に接続されており、ＶＤＬ２２２Ａに入力されるクロックＣＫを順次遅延させながら伝搬する。ＶＤＬ２２２Ａ〜２２２ＨのうちのＶＤＬ２２２Ａ〜２２２Ｄは、それぞれ、スキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴに応じて、クロックＣＫ１〜ＣＫ４を出力する。

図８に示すように、ＶＤＬ２２２Ａ〜２２２Ｈは、インバータ５０１〜５０４、セレクタ５１１、入力端子５２０、及び出力端子５２１及び５２２を含む。インバータ５０１〜５０４は、入力端子５２０と出力端子５２１の間で直列に接続されている。インバータ５０１〜５０３の出力端子は、それぞれ、次段のインバータ５０２〜５０４の入力端子に接続されるとともに、セレクタ５１１の入力端子に接続されている。インバータ５０４の出力端子は、出力端子５２１とセレクタ５１１の入力端子に接続されている。

インバータ５０１〜５０４には、ＣＰ／ＬＰＦ１２１（図７参照）から制御電圧ＶＣＮＴＬが入力され、制御電圧ＶＣＮＴＬに応じてインバータ５０１〜５０４での遅延量が決定される。

インバータ５０１〜５０４での遅延量（入力端子５２０から出力端子５２１間での間で生じる遅延量）は、１ＵＩに設定されている。インバータ５０１〜５０４の各々の遅延量は同一であるため、それぞれ、ＵＩ／４の遅延量を有する。

セレクタ５１１は、入力端子がインバータ５０１〜５０４の出力端子に接続され、選択信号入力端子がＳＥＲＤＥＳ制御部２３０に接続され、出力端子が出力端子５２２に接続されている。

セレクタ５１１は、選択信号入力端子に入力されるスキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴに応じて、インバータ５０１〜５０４のいずれかの出力を選択して出力端子５２２に出力する。

ＶＤＬ２２２Ａの入力端子５２０にはクロックＣＫが入力される。ＶＤＬ２２２Ｂ〜２２２Ｈの入力端子５２０には、前段のＶＤＬで遅延されたクロックが入力される。

ＶＤＬ２２２Ａ〜２２２Ｇの出力端子５２１は、次段のＶＤＬの入力端子５２０に接続されている。ＶＤＬ２２２Ｈの出力端子５２１は、ＰＤ２２３にクロックＣＫ＿ＲＥＴＵＲＮを出力する。

ＶＤＬ２２２Ａ〜２２２Ｄの出力端子５２２は、それぞれ、クロックＣＫ１〜ＣＫ４を送信機２４０（ＴＸ０〜ＴＸ３）に入力する。ＶＤＬ２２２Ｅ〜２２２Ｈの出力端子５２２は開放されている。

ＳＥＲＤＥＳ制御部２３０からセレクタ５１１の選択信号入力端子に入力されるスキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴは、２ビットの信号である。セレクタ５１１は、スキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴの値が“００”である場合は、インバータ５０１の出力を選択する。セレクタ５１１は、スキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴの値が“０１”である場合は、インバータ５０２の出力を選択する。セレクタ５１１は、スキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴの値が“１０”である場合は、インバータ５０２の出力を選択する。セレクタ５１１は、スキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴの値が“１１”である場合は、インバータ５０４の出力を選択する。

セレクタ５１１は、スキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴが入力されると、スキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴによって決まるインバータ（５０１〜５０４のいずれか）の出力を選択して出力する。

ＰＤ２２３は、水晶発振器（ＴＣＸＯ）２１０によって出力される基準クロックＲＥＦ＿ＣＫと、ＶＤＬ２２２Ｈが出力するクロックＣＫ＿ＲＥＴＵＲＮが入力され、基準クロックＲＥＦ＿ＣＫとクロックＣＫ＿ＲＥＴＵＲＮの位相差に応じた信号ＵＰ、ＤＮを出力する。

ＰＤ２２３は、スキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴ、及び、ＤＬＬイネーブル信号ＤＬＬ＿ＡＦＴＥＲ＿ＬＯＣＫ＿ＥＮに基づいて遅延量の設定処理を行う。

ＳＥＲＤＥＳ制御部２３０は、ＳＥＲＤＥＳの制御を行う制御部である。

ＣＰ／ＬＰＦ１２１は、ＰＤ２２３から入力される信号ＵＰ，ＤＮをチャージポンプで電流に変換し、電流を積分して電圧に変換して制御電圧ＶＣＮＴＬを出力する。

図７では、ＳＥＲＤＥＳ制御部２３０から送信器１４０のＴＸ０〜ＴＸ３に伝送するＮビットの送信データを、それぞれ、ＴＸＰＤＴ０［Ｎ−１：０］〜ＴＸＰＤＴ３［Ｎ−１：０］で示す。

また、ＳＥＲＤＥＳ制御部２３０は、スキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴ、及び、ＤＬＬイネーブル信号ＤＬＬ＿ＡＦＴＥＲ＿ＬＯＣＫ＿ＥＮをＤＬＬ２２０のＰＤ２２３に出力する。また、ＳＥＲＤＥＳ制御部２３０は、スキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴをＶＤＬ２２２Ａ〜２２２Ｈに出力する。

ここで、スキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴは、遅延量の設定処理を開始する際に、ＳＥＲＤＥＳ制御部２３０からＰＤ２２３に出力される信号である。

また、ＤＬＬイネーブル信号ＤＬＬ＿ＡＦＴＥＲ＿ＬＯＣＫ＿ＥＮは、遅延量の設定処理の終了後に、引き続き遅延量の調整を可能にする際に、ＳＥＲＤＥＳ制御部２３０からＰＤ２２３に出力される信号である。

また、スキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴは、２ビットの信号であり、セレクタ５１１が、インバータ５０１〜５０４のいずれかの出力を選択するために用いられる信号である。

実施の形態２のデータ通信回路２００では、送信器２４０がＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）２４１〜２４４を含む。ＶＣＯ２４１〜２４４は、ＶＤＬ２２２Ａ〜２２２Ｄから入力されるクロックＣＫ１〜ＣＫ４を基準クロックとして動作しており、クロックＣＫ１〜ＣＫ４の８倍の周波数で発振している。

実施の形態２では、ＶＤＬ２２２Ａ〜２２２Ｈは、送信器２４０のＴＸ０〜ＴＸ３に含まれるＶＣＯ２４１〜２４４が出力するクロックの１ビットのデータ幅を１ＵＩ（Unit Interval）とすると、水晶発振器（ＴＣＸＯ）２１０から出力される基準クロックＲＥＦ＿ＣＫを１ＵＩずつ遅延させて出力する。

送信器２４０のＴＸ０〜ＴＸ３は、ＶＣＯ２４１〜２４４が発振するクロックに基づいて動作を行う。

また、実施の形態２のデータ通信回路２００では、ＤＬＬ２２０のＶＤＬ２２２Ｅ〜２２２Ｈに受信器が接続されていないが、実施の形態１のデータ通信回路１００と同様に受信器を接続してもよい。

図９は、実施の形態２のデータ通信回路２００におけるクロックＣＫ１〜ＣＫ４の動作波形を示す図であり、（Ａ）は遅延量の調整前の動作波形を示し、（Ｂ）は遅延量の調整が終了した後の通常動作時の動作波形を示す。

図９（Ａ）に示すように、遅延量の調整前では、送信器２４０のＴＸ０〜ＴＸ３に入力されるクロックＣＫ１〜ＣＫ４は、水晶発振器（ＴＣＸＯ）２１０から出力される基準クロックＲＥＦ＿ＣＫを１ＵＩずつ遅延させた波形を有する。

また、ＳＥＲＤＥＳ制御部２３０からスキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴがＰＤ２２３に入力されると、ＰＤ２２３とＣＰ／ＬＰＦ１２１は、１ＵＩずつ位相を遅延させるように電圧値を調整した制御電圧ＶＣＮＴＬを出力する。なお、このとき、スキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴは“００”であり、各ＶＤＬ２２２Ａ〜２２２Ｈの中では、セレクタ５１１は、インバータ５０１の出力を選択している。

この状態で、実施の形態２のデータ通信回路２００は、一端ロック状態となる。

そして、ロック状態になった後、ＳＥＲＤＥＳ制御部２３０は、ＶＤＬ２２２Ａ〜２２２Ｄに入力するスキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴの値を“００”、“０１”、“１０”、“１１”に設定する。なお、ＶＤＬ２２２Ｅ〜２２２Ｈに入力するスキュー調整シフト信号ＳＫＥＷ＿ＡＤＪ＿ＳＦＴの値は“００”のままである。

これにより、ＶＤＬ２２２Ａ〜２２２Ｄの内部のセレクタ５１１は、それぞれ、インバータ５０１、５０２、５０３、５０４の出力を選択する。

このため、クロックＣＫ１〜ＣＫ４の波形は、図９（Ｂ）に示すように、１ＵＩの１／４ずつ（ＵＩ／４ずつ）遅延した波形になる。

以後、ＶＤＬ２２２Ａ〜２２２Ｈにおける遅延量は固定され、図９（Ｂ）に示すＣＫ１〜ＣＫ４が送信器２４０のＴＸ０〜ＴＸ３のＶＣＯ２４１〜２４４に入力され、ＶＣＯ２４１〜２４４は、ＵＩ／４ずつ位相がずれたクロックを出力する。

従って、実施の形態２のデータ通信回路２００によれば、送信器２４０のＴＸ０〜ＴＸ３の動作のタイミングをずらすことができるので、送信器２４０のＴＸ０〜ＴＸ３の動作に伴うピーク電力の増大を抑制することができる。

このように送信器２４０のＴＸ０〜ＴＸ３の動作のタイミングをずらすことは、クロックＣＫ１〜ＣＫ４の位相差に非整数倍の関係を持たせたことによって実現されることである。

以上、実施の形態２によれば、ピーク電力の増大を抑制したデータ通信回路２００を提供することができる。

また、実施の形態２では、ＴＣＸＯから出力される基準クロックＲＥＦ＿ＣＫの周波数をＴＸ０〜ＴＸ３を動作させるＶＣＯ２４１〜２４４の周波数の１／８の周波数に分周したクロックＣＫ、ＣＫ＿ＲＥＴＵＲＮを用いて遅延量の設定処理を行うことにより、遅延量の設定処理中における消費電力を低減することができる。

なお、以上では、ＴＣＸＯを用いる形態について説明したが、ＴＣＸＯの代わりにインジェクション型のＶＣＯを用いてもよい。

＜実施の形態３＞
図１０は、実施の形態３のデータ通信回路３００を示す図である。

データ通信回路３００は、ＰＬＬ１１０、ＤＬＬ３２０、ＳＥＲＤＥＳ制御部１３０、送信器１４０、及び受信器１５０を含む。

ＤＬＬ３２０は、ＣＰ／ＬＰＦ１２１、ＶＤＬ１２２Ａ〜１２２Ｈ、及びスキューアジャスタ３２３を含む。

実施の形態３のデータ通信回路３００は、ＤＬＬ３２０のスキューアジャスタ３２３の構成が、実施の形態１のデータ通信回路１００のＤＬＬ１２０のスキューアジャスタ１２３と異なる。

その他の構成要素は実施の形態１のデータ通信回路１００と同様であるため、以下では、同様の構成要素には同一符号を付し、その説明を省略する。

スキューアジャスタ３２３は、ＰＬＬ１１０から入力されるクロックＰＬＬ＿ＣＫが入力され、クロックＰＬＬ＿ＣＫの周波数を１／８にしたクロックＣＫを出力する。

また、スキューアジャスタ３２３は、クロックＣＫと、ＶＤＬ１２２Ｈから入力されるクロックＣＫ＿ＲＥＴＵＲＮとの位相差を検出し、位相差が所定の位相差になるように、ＥＡＲＬＹ信号又はＬＡＴＥ信号をＣＰ／ＬＰＦ１２１のＣＰに入力する。

スキューアジャスタ３２３は、パルスＣＫの生成、及び、ＥＡＲＬＹ信号又はＬＡＴＥ信号の出力をＳＥＲＤＥＳ制御部１３０から入力される信号に基づいて行う。スキューアジャスタ３２３には、ＳＥＲＤＥＳ制御部１３０から、スキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴ、及び、ＤＬＬイネーブル信号ＤＬＬ＿ＡＦＴＥＲ＿ＬＯＣＫ＿ＥＮが入力される。また、スキューアジャスタ３２３は、スキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰをＳＥＲＤＥＳ制御部１３０に入力する。

次に、図１１を用いて、実施の形態３のデータ通信回路３００のスキューアジャスタ３２３について説明する。

図１１は、実施の形態３のデータ通信回路３００のスキューアジャスタ３２３を示す図である。

スキューアジャスタ３２３は、ＦＦ３６１、ＦＦ１６２、ＡＮＤ回路１６３、１６４、ＦＦ３６７、カウンタ（ＣＮＴＲ）１６８、コンパレータ３６９及び１７０、ＡＮＤ回路３７１、判定器１７３、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４、及びＦＦ１７５を含む。

ここで、ＦＦ１６２、カウンタ１６８、判定器１７３、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４、及びＦＦ１７５は、すべて、ＰＬＬ１１０（図１０参照）から出力されるクロックＰＬＬ＿ＣＫが入力されて動作を行う。

実施の形態３のスキューアジャスタ３２３は、ＰＬＬ１１０から入力されるクロックＰＬＬ＿ＣＫを８分周して得るクロックをクロックＣＫとしてＶＤＬ１２２Ａに入力する点が実施の形態１のスキューアジャスタ１２３と異なる。また、この相違点に関連して、回路構成が異なる。

以下、実施の形態１のスキューアジャスタ１２３との相違点を中心に説明する。

ＦＦ３６１は、入力端子にＡＮＤ回路３７１の出力端子が接続され、出力端子はＶＤＬ１２２Ａに接続される。ＦＦ３６１は、クロック入力端子にクロックＰＬＬ＿ＣＫが入力されると、クロックＣＫを出力する。ＦＦ３６１の出力は、図１０に示すスキューアジャスタ３２３から出力されるクロックＣＫに相当する。

ＦＦ１６２の入力端子は、ＳＥＲＤＥＳ制御部１３０に接続されるとともに、ＡＮＤ回路１６３の一方の入力端子（図１１中の上側の入力端子）に接続されている。また、ＦＦ１６２の出力端子は、反転演算素子を介してＡＮＤ１６３の他方の入力端子（図１１中の下側の入力端子）に接続されるとともに、ＡＮＤ回路１６４の他方の入力端子（図１１中の下側の入力端子）に接続されている。

ＦＦ１６２には、ＳＥＲＤＥＳ制御部１３０からスキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴが入力される。

ＡＮＤ回路１６３は、一方の入力端子（図１１中の上側の入力端子）がＳＥＲＤＥＳ制御部１３０（図１０参照）に接続されており、他方の入力端子（図１１中の下側の入力端子）が反転演算素子を介してＦＦ１６２の出力端子に接続されている。

また、ＡＮＤ回路１６３の出力端子は、ＦＦ３６７のセット端子Ｓに接続されるとともに、ＦＦ１７５のリセット端子Ｒに接続されている。ＡＮＤ回路１６３の出力は、スタート信号ＳＴＡＲＴとしてＦＦ１７５のリセット端子Ｒに入力される。

ＡＮＤ回路１６４は、一方の入力端子（図１１中の上側の入力端子）が反転演算素子を介してＰＬＬ１１０（図１０参照）に接続されており、他方の入力端子（図１１中の下側の入力端子）がＦＦ１６２の出力端子に接続されている。ＡＮＤ回路１６４の出力端子は、ＦＦ３６７のリセット端子Ｒに接続されている。

ＦＦ３６７は、セット端子ＳがＡＮＤ回路１６３の出力端子に接続され、リセット端子ＲがＡＮＤ回路１６４の出力端子に接続され、出力端子がカウンタ１６８の入力端子と、ＡＮＤ回路３７１の一方の入力端子（図１１中の上側の入力端子）に接続されている。ＦＦ３６７の出力は、カウンタイネーブル信号ＣＮＴＲ＿ＥＮとしてＡＮＤ回路３７１の一方の入力端子（図１１中の上側の入力端子）に入力される。

カウンタ１６８は、入力端子がＦＦ３６７の出力端子に接続され、出力端子がコンパレータ３６９及び１７０の入力端子に接続されている３ビットのカウンタである。

カウンタ１６８は、ＦＦ３６７から入力されるコントロールイネーブル信号ＣＮＴＲ＿ＥＮがＨレベルの間は、クロック入力端子に入力されるクロックＰＬＬ＿ＣＫをカウントし、カウント数を表す３ビットのカウント信号ＣＮＴＲ［２：０］を出力する。カウンタ１６８は、０から７までカウントすると、カウント値をリセットし、再び０からカウントを開始する。

コンパレータ３６９は、入力端子がカウンタ１６８の出力端子に接続され、出力端子がＡＮＤ回路３７１の他方の入力端子（図１１中の下側の入力端子）に接続されている。

コンパレータ３６９は、カウンタ１６８が出力するカウント信号ＣＮＴＲ［２：０］の２ビット目の値が０である場合にＨレベル（“１”）を出力し、カウント信号ＣＮＴＲ［２：０］の２ビット目の値が１である場合はＬレベル（“０”）を出力する。

すなわち、コンパレータ３６９は、カウンタ１６８のカウント信号ＣＮＴＲ［２：０］の値が０から３の間は２ビット目の値が０であるためＨレベル（“１”）を出力し、カウンタ１６８のカウント信号ＣＮＴＲ［２：０］の値が４から７の間は２ビット目の値が１であるためＬレベル（“０”）を出力する。

コンパレータ１７０は、入力端子がカウンタ１６８の出力端子に接続され、出力端子が判定器１７３の一方の入力端子（図１１中の上側の入力端子）に接続されている。

コンパレータ１７０の出力は、判定イネーブル信号ＪＵＤＧＥ＿ＥＮとして、判定器１７３の一方の入力端子（図１１中の上側の入力端子）に入力される。

ＡＮＤ回路３７１は、一方の入力端子（図１１中の上側の入力端子）がＦＦ３６７の出力端子に接続され、他方の入力端子（図１１中の下側の入力端子）がコンパレータ３６９の出力端子に接続されている。ＡＮＤ回路３７１の出力端子は、ＦＦ３６１の入力端子に接続されている。ＡＮＤ回路３７１の一方の入力端子（図１１中の上側の入力端子）には、ＦＦ３６７からカウンタイネーブル信号ＣＮＴＲ＿ＥＮが入力される。

ＡＮＤ回路３７１は、ＦＦ３６７からＨレベルのカウンタイネーブル信号ＣＮＴＲ＿ＥＮが入力されているときに、カウンタ１６８のカウント信号ＣＮＴＲ［２：０］の値が０から３で、コンパレータ３６９がＨレベル（“１”）を出力する間は、１を出力する。

また、ＡＮＤ回路３７１は、ＦＦ３６７からＨレベルのカウンタイネーブル信号ＣＮＴＲ＿ＥＮが入力されているときに、カウンタ１６８のカウント信号ＣＮＴＲ［２：０］の値が４から７で、コンパレータ３６９がＬレベル（“０”）を出力する間は、０を出力する。

なお、ＡＮＤ回路３７１の出力は、クロックＰＬＬ＿ＣＫの１周期分遅れたタイミングでＦＦ３６１の出力に反映される。ＦＦ３６１の出力はクロックＣＫとしてスキューアジャスタ３２３から出力されるため、遅延量の設定処理中におけるクロックＣＫの周波数は、クロックＰＬＬ＿ＣＫの１／８となる。

判定器１７３は、一方の入力端子（図１１中の上側の入力端子）がコンパレータ１７０の出力端子に接続されており、他方の入力端子（図１１中の左側の入力端子）がＶＤＬ１２２Ｈ（図１０参照）のクロック出力端子に接続されている。判定器１７３の出力端子は、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４の入力端子に接続されている。

ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、入力端子が判定器１７３の出力端子に接続され、図１１中の右側にある出力端子がＦＦ１７５のセット端子Ｓに接続されている。

ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４の図１１中の右側にある出力端子の出力は、ロック信号ＬＯＣＫとしてＦＦ１７５のセット端子Ｓに入力される。

ＦＦ１７５は、セット端子ＳがＥＡＲＬＹ／ＬＡＴＥコントローラ１７４の図１１中の右側にある出力端子に接続され、リセット端子ＲがＡＮＤ回路１６３の出力端子に接続され、出力端子がＳＥＲＤＥＳ制御部１３０に接続されている。ＦＦ１７５の出力は、スキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰとして、ＳＥＲＤＥＳ制御部１３０に入力される。

次に、図１２及び図１３のタイミングチャートを用いて、実施の形態３のデータ通信回路３００における各クロック及び各信号の動作波形について説明する。

図１２は、実施の形態３のデータ通信回路３００において遅延量の調整を開始する時点におけるクロックと信号の動作波形の一例を示す図である。

図１３は、実施の形態３のデータ通信回路３００において遅延量の調整を終了する時点におけるクロックと信号の動作波形の一例を示す図である。

なお、図１２及び図１３では、クロック及び信号のＨレベル及びＬレベルの表記を省略するが、クロック及び信号のレベルが高い区間がＨレベルの区間を表し、レベルが低い区間がＬレベルの区間を表す。

図１２では、クロックＣＫに対するクロックＣＫ＿ＲＥＴＵＲＮの位相が遅れている状態（初期状態）から、遅延量の設定処理を行う場合について説明する。また、この初期状態では、ＣＰ／ＬＰＦ１２１が出力する制御電圧ＶＣＮＴＬは、最大値に設定されているものとする。

まず、図１２に示すように、遅延量の設定処理の開始時に、時刻ｔ２１において、ＳＥＲＤＥＳ制御部１３０から出力されるスキュー調整開始信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＡＲＴがＬレベルからＨレベルに遷移する。

これにより、ＡＮＤ回路１６３が出力するスタート信号ＳＴＡＲＴがクロックＰＬＬ＿ＣＫの次の立ち上がりの時刻ｔ２２でＨレベルになる。

さらにクロックＰＬＬ＿ＣＫの１周期分後の時刻ｔ２３で、ＦＦ１６２を介してＡＮＤ回路１６３にＨレベルが反転されて入力されるため、スタート信号ＳＴＡＲＴはＬレベルに遷移する。

また、時刻ｔ２３では、時刻ｔ２でのスタート信号ＳＴＡＲＴの立ち上がりを受けて、ＦＦ３６７が出力するカウンタイネーブル信号ＣＮＴＲ＿ＥＮがＨレベルになる。これにより、カウンタ１６８がクロックＰＬＬ＿ＣＫのカウントを開始する。

また、時刻ｔ２３でカウンタイネーブル信号ＣＮＴＲ＿ＥＮがＨレベルになると、このときカウント信号ＣＮＴＲ［２：０］の値が０であり、カウンタ３６９の出力がＨレベル（“１”）であるため、ＡＮＤ回路３７１の出力が“１”になる。

ＡＮＤ回路３７１の出力はＦＦ３６１に入力されるため、時刻ｔ２３よりもクロックＰＬＬ＿ＣＫの１周期分後の時刻ｔ２４において、クロックＣＫはＨレベルになる。クロックＣＫは、その後カウント信号ＣＮＴＲ［２：０］の値が４になるタイミングよりもクロックＰＬＬ＿ＣＫの１周期後の時刻ｔ２７でＬレベルになるまでＨレベルである。

また、時刻ｔ２４からは、カウンタ１６８によるカウントが開始される。

カウント信号ＣＮＴＲ［２：０］の値が３になる時刻ｔ２５では、コンパレータ１７０が出力する判定イネーブル信号ＪＵＤＧＥ＿ＥＮがＨレベルになる。

判定イネーブル信号ＪＵＤＧＥ＿ＥＮがＨレベルになり、次にクロックＰＬＬ＿ＣＫが立ち上がる時刻ｔ２６では、クロックＣＫ＿ＲＥＴＵＲＮはＨレベルであるため、判定器１７３から出力されるデータ判定信号ＪＵＤＧＥ＿ＤＴはＬレベルである。

また、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、クロックＣＫ＿ＲＥＴＵＲＮの位相を遅延させるためにＬＡＴＥ信号をＣＰ／ＬＰＦ１２１に出力する。

また、時刻ｔ２６では、カウント信号ＣＮＴＲ［２：０］の値が４になる。

時刻ｔ２６よりもクロックＰＬＬ＿ＣＫの１周期後の時刻ｔ２７では、時刻ｔ２６でカウント信号ＣＮＴＲ［２：０］の値が４になったことにより、クロックＣＫがＬレベルになる。クロックＣＫは、その後カウント信号ＣＮＴＲ［２：０］の値が再び０になるタイミングよりもクロックＰＬＬ＿ＣＫの１周期後の時刻ｔ２８でＨレベルになるまでＬレベルである。

そして、カウント信号ＣＮＴＲ［２：０］の値が再び０になった後の時刻ｔ２８において、時刻ｔ１以降と同様の動作が繰り返し行われる。

カウント信号ＣＮＴＲ［２：０］の値が再び３になる時刻ｔ２９においても、クロックＣＫ＿ＲＥＴＵＲＮとクロックＣＫの位相差は３ＵＩに達していないため、クロックＣＫ＿ＲＥＴＵＲＮは、ＣＰ／ＬＰＦ１２１のＣＰにおいて、時刻ｔ３０で出力されるＬＡＴＥ信号によってさらに遅延される。

なお、カウンタ１６８のカウント値が３になって判定器１７３で位相の比較を行った後に、カウントが４から７になるまでの時間は、制御電圧ＶＣＮＴＬを安定化させるための時間として設けられている。

従って、制御電圧ＶＣＮＴＬを安定化させるための時間をより長く取る場合は、カウンタ１６８のビット数を増やしてカウント数の最大値を増大させればよい。

次に、図１３を用いて、実施の形態３のデータ通信回路３００において遅延量の調整を終了する時点の動作について説明する。

図１３に示す動作は、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４によるＬＡＴＥ信号とＥＡＲＬＹ信号の出力が３回繰り返された後の動作である。

まず、カウント信号ＣＮＴＲ［２：０］の値が３になってコンパレータ１７０が出力する判定イネーブル信号ＪＵＤＧＥ＿ＥＮがＨレベルになった後の時刻ｔ３１において、クロックＣＫ＿ＲＥＴＵＲＮがＨレベルであるため、判定器１７３はＨレベルのデータ判定信号ＪＵＤＧＥ＿ＤＴを出力する。

そして、時刻ｔ３１において、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、クロックＣＫ＿ＲＥＴＵＲＮの立ち上がりを検出するために、ＬＡＴＥ信号をＣＰ／ＬＰＦ１２１に出力する。これにより、ＣＰ／ＬＰＦ１２１のＬＰＦが出力する制御電圧ＶＣＮＴＬが低下する。

時刻ｔ３１よりもクロックＰＬＬ＿ＣＫの１周期後の時刻ｔ３２において、データ判定信号ＪＵＤＧＥ＿ＤＴとＬＡＴＥ信号はＬレベルになる。

そして、カウント信号ＣＮＴＲ［２：０］の値が０になった後の時刻ｔ３３において、クロックＣＫはＨレベルになる。

そして、次に、カウント信号ＣＮＴＲ［２：０］の値が３になる時刻ｔ３４では、コンパレータ１７０が出力する判定イネーブル信号ＪＵＤＧＥ＿ＥＮがＨレベルになる。

時刻ｔ３４よりもクロックＰＬＬ＿ＣＫの１周期後の時刻ｔ３５では、クロックＣＫ＿ＲＥＴＵＲＮがＬレベルであるため、判定器１７３は、Ｌレベルのデータ判定信号ＪＵＤＧＥ＿ＤＴを出力する。

また、Ｌレベルのデータ判定信号ＪＵＤＧＥ＿ＤＴが入力されたＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、時刻ｔ３５において、クロックＣＫ＿ＲＥＴＵＲＮの位相を進めるためにＥＡＲＬＹ信号をＣＰ／ＬＰＦ１２１に出力する。

また、ＥＡＲＬＹ／ＬＡＴＥコントローラ１７４は、ＬＡＴＥ信号とＥＡＲＬＹ信号の出力が４回繰り返したため、クロックＣＫに対するクロックＣＫ＿ＲＥＴＵＲＮの位相差は３ＵＩに達し、遅延量の設定処理が終了したと判定し、ロック信号ＬＯＣＫをＨレベルにする。

ロック信号ＬＯＣＫがＨレベルになると、ＦＦ１７５のセット端子ＳにＨレベルのロック信号ＬＯＣＫが入力されることにより、時刻ｔ３６でＦＦ１７５からＨレベルのスキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰがＳＥＲＤＥＳ制御部１３０に出力される。

Ｈレベルのスキュー調整終了信号ＳＫＥＷ＿ＡＤＪ＿ＳＴＯＰが入力されることにより、ＳＥＲＤＥＳ制御部１３０は、遅延量の設定処理を終了する。

時刻ｔ３６以降では、データ通信回路３００は、時刻ｔ３５までに設定された遅延量を用いて通常動作を行う。

以上で説明した遅延量の設定処理が終了し、通常動作に移行する時刻ｔ３６以降は、ＶＤＬ１２２Ａに入力するクロックＣＫと、ＶＤＬ１２２Ｈから出力するクロックＣＫ＿ＲＥＴＵＲＮとが３ＵＩの位相差を有する。

このときにＶＤＬ１２２Ａに入力するクロックＣＫと、ＶＤＬ１２２Ｈから出力するクロックＣＫ＿ＲＥＴＵＲＮとは、図４（Ｂ）に示すように３ＵＩの位相差を有する。

３ＵＩの位相差は、ＶＤＬ１２２Ａ〜１２２Ｈからそれぞれ出力されるクロックＣＫ１〜ＣＫ８に均等に割り振られる。

すなわち、クロックＣＫ１〜ＣＫ８は、それぞれ順番に３ＵＩ／８の位相差を有する状態で送信器１４０のＴＸ０〜ＴＸ３及び受信器１５０のＲＸ０〜ＲＸ３に入力される。

このため、送信器１４０のＴＸ０〜ＴＸ３及び受信器１５０のＲＸ０〜ＲＸ３は、それぞれ、３ＵＩ／８ずつ位相の異なるクロックＣＫ１〜ＣＫ８を動作基準クロックとして動作を行うことになる。

従って、実施の形態３のデータ通信回路３００によれば、送信器１４０のＴＸ０〜ＴＸ３及び受信器１５０のＲＸ０〜ＲＸ３の動作のタイミングをずらすことができるので、送信器１４０のＴＸ０〜ＴＸ３及び受信器１５０のＲＸ０〜ＲＸ３の動作に伴うピーク電力の増大を抑制することができる。

このように送信器１４０のＴＸ０〜ＴＸ３及び受信器１５０のＲＸ０〜ＲＸ３の動作のタイミングをずらすことは、クロックＣＫ１〜ＣＫ８の位相差に非整数倍の関係を持たせたことによって実現されることである。

以上、実施の形態３によれば、ピーク電力の増大を抑制したデータ通信回路３００を提供することができる。

また、実施の形態３では、ＰＬＬ１１０から供給されるクロックＰＬＬ＿ＣＫを１／８の周波数に分周したクロックＣＫ、ＣＫ＿ＲＥＴＵＲＮを用いて遅延量の設定処理を行うことにより、遅延量の設定処理中における消費電力を低減することができる。

また、以上で説明したように、実施の形態３のデータ通信回路３００では、遅延量の設定処理を行う際にＰＬＬ１１０から出力されるクロックＰＬＬ＿ＣＫがクロックＣＫに変換されて通る信号経路と、通常動作に移行した後にＰＬＬ１１０から出力されるクロックＰＬＬ＿ＣＫが通る信号経路は同一である。

この信号経路とは、図１０に示すＰＬＬ１１０からＤＬＬ３２０に入力されるクロックＰＬＬ＿ＣＫが、図１１に示すＦＦ３６１を経て、ＶＤＬ１２２Ａ〜１２２Ｈに入力される信号経路である。

ここで、遅延量の設定処理における信号経路と、通常動作時の信号経路が異なると、遅延量の設定処理で設定した遅延量が通常動作時の信号経路において正確な値にならない場合がある。信号経路が異なれば、経路長が異なること、又は、信号経路の異なる部分に含まれる回路素子を経ること等により、厳密に言えば遅延時間が異なるからである。そして、このような信号経路の相違は、クロックＰＬＬ＿ＣＫの周波数が高くなるほど顕著になる。

これに対して、実施の形態３のデータ通信回路３００によれば、遅延量を設定する際の信号経路と、通常動作に移行した後の信号経路が同一であることから、正確な遅延量を設定することができ、ピーク電力の増大を効果的に抑制することができる。

以上、本発明の例示的な実施の形態１乃至３のデータ通信回路、及び、電子装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
クロック出力部と、
前記クロック出力部から供給されるクロックに基づいて動作するデータ送信用又はデータ受信用の複数の回路と、
前記クロック出力部と前記複数の回路との間に接続され、前記複数の回路に供給されるクロックの位相をずらす位相調整部と
を含む、データ通信回路。
（付記２）
前記位相調整部は、
前記複数の回路に入力されるクロックの位相を遅延させる遅延素子と、
前記遅延素子の入力クロックと出力クロックとの位相差を検出する位相検出部と、
前記位相検出部で検出される前記位相差を表す電流を出力するチャージポンプと、
前記チャージポンプの出力電流を積分して得る電圧を前記遅延素子の遅延量制御端子に入力する積分器と
を有するディレイロックループである、付記１記載のデータ通信回路。
（付記３）
前記位相検出部は、検出する位相差が所望の位相差になるように、前記チャージポンプの出力電流を増大又は減少させることにより、前記遅延素子における遅延量を調整する、付記２記載のデータ通信回路。
（付記４）
前記遅延素子は複数あり、前記複数の回路の各々について１つずつ配設される、付記２又は３記載のデータ通信回路。
（付記５）
前記位相調整部は、前記位相調整部における遅延量を調整する際は、通常動作時に用いるクロックのパルス数を減らしたクロック、又は、通常動作時に用いるクロックを分周したクロックを用いる、付記１乃至４のいずれか一項記載のデータ通信回路。
（付記６）
前記複数の回路の各々に配設され、前記クロック出力部から供給されるクロックに基づき、当該クロックの逓倍の周波数のクロックを出力する発振器をさらに含み、
前記遅延素子は複数あり、前記複数の回路の各々について１つずつ配設されており、
前記ディレイロックループによるロック状態が得られた後に、当該ロック状態における前記複数の遅延素子の各々の遅延量をずらすことにより、前記複数の回路に供給されるクロックの位相をずらす、付記２記載のデータ通信回路。
（付記７）
前記複数の遅延素子は、直列に接続される、付記４乃至６のいずれか一項記載のデータ通信回路。
（付記８）
前記位相調整部は、前記複数の回路に供給されるクロックと、前記クロック出力部から出力されるクロックとの位相差が、クロック出力部から出力されるクロックの１サイクルの非整数倍になるように、前記複数の回路に供給されるクロックの位相をずらす、付記１乃至７記載のデータ通信回路。
（付記９）
付記１乃至８のいずれか一項記載のデータ通信回路と、
前記データ通信回路で送信又は受信されるデータを処理する処理部と
を含む、電子装置。

１０ ＬＳＩチップ
２０ ＣＰＵ
３０ コントローラ
４０ 送信器
５０ 受信器
１００ データ通信回路
１１０ ＰＬＬ
１２０ ＤＬＬ
１２１ ＣＰ／ＬＰＦ
１２２Ａ〜１２２Ｈ ＶＤＬ
１２３ スキューアジャスタ
１３０ ＳＥＲＤＥＳ制御部
１４０ 送信器
１５０ 受信器
１６１ セレクタ
１６２ ＦＦ
１６３〜１６５ ＡＮＤ回路
１６６ ＯＲ回路
１６７ ＦＦ
１６８ カウンタ（ＣＮＴＲ）
１６９、１７０ コンパレータ（ＣＭＰ）
２００ データ通信回路
２２０ ＤＬＬ
２３０ ＳＥＲＤＥＳ制御部
２４０ 送信器
２２３ ＰＤ
２４１〜２４４ ＶＣＯ
３００ データ通信回路
３２０ ＤＬＬ
３２３ スキューアジャスタ
３６１ ＦＦ
３６７ ＦＦ
３６９ コンパレータ
３７１ ＡＮＤ回路

Claims (9)

1. クロック出力部と、
   前記クロック出力部から供給されるクロックに基づいて動作するデータ送信用又はデータ受信用の複数の回路と、
   前記クロック出力部と前記複数の回路との間に接続され、前記複数の回路に供給されるクロックの位相をずらす位相調整部と、
   前記複数の回路の各々に配設され、前記クロック出力部から供給されるクロックに基づき、当該クロックの逓倍の周波数のクロックを出力する発振器と
   を含み、
   前記位相調整部は、
   前記複数の回路に入力されるクロックの位相を遅延させる遅延素子と、
   前記遅延素子の入力クロックと出力クロックとの位相差を検出する位相検出部と、
   前記位相検出部で検出される前記位相差を表す電流を出力するチャージポンプと、
   前記チャージポンプの出力電流を積分して得る電圧を前記遅延素子の遅延量制御端子に入力する積分器と
   を有するディレイロックループであり、
   前記遅延素子は複数あり、前記複数の回路の各々について１つずつ配設されており、
   前記ディレイロックループによるロック状態が得られた後に、当該ロック状態における前記複数の遅延素子の各々の遅延量をずらすことにより、前記複数の回路に供給されるクロックの位相をずらす、データ通信回路。
2. 前記位相検出部は、検出する位相差が所望の位相差になるように、前記チャージポンプの出力電流を増大又は減少させることにより、前記遅延素子における遅延量を調整する、請求項１記載のデータ通信回路。
3. クロック出力部と、
   前記クロック出力部から供給されるクロックに基づいて動作するデータ送信用又はデータ受信用の複数の回路と、
   前記クロック出力部と前記複数の回路との間に接続され、前記複数の回路に供給されるクロックの位相をずらす位相調整部と
   を含み、
   前記位相調整部は、
   前記複数の回路に入力されるクロックの位相を遅延させる遅延素子と、
   前記遅延素子の入力クロックと出力クロックとの位相差を検出する位相検出部と、
   前記位相検出部で検出される前記位相差を表す電流を出力するチャージポンプと、
   前記チャージポンプの出力電流を積分して得る電圧を前記遅延素子の遅延量制御端子に入力する積分器と
   を有するディレイロックループであり、
   前記位相検出部は、検出する位相差が所望の位相差になるように、前記チャージポンプの出力電流を増大又は減少させて前記出力クロックの立ち上がり又は立ち下がりを検出し、前記立ち上がり又は立ち下がりを検出した後に、さらに前記チャージポンプの出力電流の増大と減少を繰り返して、前記検出した立ち上がり又は立ち下がりを再度検出することにより、前記遅延素子における遅延量を調整し、
   前記位相調整部は、前記位相調整部における遅延量を調整する際は、通常動作時に用いるクロックのパルス数を減らしたクロック、又は、通常動作時に用いるクロックを分周したクロックを用いる、データ通信回路。
4. 前記遅延素子は複数あり、前記複数の回路の各々について１つずつ配設される、請求項３記載のデータ通信回路。
5. 前記複数の回路の各々に配設され、前記クロック出力部から供給されるクロックに基づき、当該クロックの逓倍の周波数のクロックを出力する発振器をさらに含み、
   前記遅延素子は複数あり、前記複数の回路の各々について１つずつ配設されており、
   前記ディレイロックループによるロック状態が得られた後に、当該ロック状態における前記複数の遅延素子の各々の遅延量をずらすことにより、前記複数の回路に供給されるクロックの位相をずらす、請求項３記載のデータ通信回路。
6. 前記位相調整部は、前記位相調整部における遅延量を調整する際は、通常動作時に用いるクロックのパルス数を減らしたクロック、又は、通常動作時に用いるクロックを分周したクロックを用いる、請求項１又は２記載のデータ通信回路。
7. 前記複数の遅延素子は、直列に接続される、請求項１、２、４、及び５のいずれか一項記載のデータ通信回路。
8. 前記位相調整部は、前記複数の回路に供給されるクロックと、前記クロック出力部から出力されるクロックとの位相差が、クロック出力部から出力されるクロックの１サイクルの非整数倍になるように、前記複数の回路に供給されるクロックの位相をずらす、請求項１乃至７のいずれか一項記載のデータ通信回路。
9. 請求項１乃至８のいずれか一項記載のデータ通信回路と、
   前記データ通信回路で送信又は受信されるデータを処理する処理部と
   を含む、電子装置。

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