CN118074710A - 用于频率合成的数字锁相环和相关的合并占空比校准方案 - Google Patents

Abstract

提供了用于频率合成的数字锁相环和相关的合并占空比校准方案。本文描述的技术涉及占空比误差校准。示例设备包含多模分频器(MMD)电路，其被配置成接收对应于第一时间延迟并且被包括在与第一时间延迟范围相关联的第一多个数字码中的第一数字码，将时钟信号除以除数以生成分频时钟信号，并且将分频时钟信号延迟第一时间延迟，以生成延迟时钟信号。设备可以还包括数字控制延迟线(DCDL)电路，其被配置成接收对应于第二时间延迟并且被包括在与第二时间延迟范围相关联的第二多个数字码中的第二数字码，并且将延迟时钟信号延迟第二时间延迟，以生成反馈时钟信号，以减小反馈时钟信号与基准时钟信号之间的差。

Description

用于频率合成的数字锁相环和相关的合并占空比校准方案

相关申请

本专利根据35U.S.C.§119(e)要求于2022年11月22日提交的标题为“DIGITALPHASE-LOCKED LOOP AND RELATED MERGED DUTY CYCLE CALIBRATION SCHEME FORFREQUENCY SYNTHESIZERS”的美国临时申请第63/384,616号的优先权，其全部内容通过引用并入本文。

技术领域

本文描述的技术总体上涉及频率合成器，并且更具体地涉及用于频率合成器的数字锁相环和相关的合并占空比校准方案。

背景技术

接收器，例如有线或无线信号接收器，是可接收电磁信号的设备。电磁信号可以包括高频信号分量和低频信号分量。一些有线信号接收器可以使用频率合成器来在由模拟或数字电路确定的频率处生成波形。例如，频率合成器可以是使用振荡器来生成具有特定频率或在预设频率范围内的信号的电子设备。一些此类频率合成器的操作会受到部件和/或系统噪声的不利影响。

发明内容

一些方面涉及一种示例设备，所述设备包括：多模分频器(MMD)电路，所述MMD电路具有输出端，所述MMD电路被配置成：接收与第一时间延迟相对应的第一数字码，所述第一数字码被包括在与第一时间延迟范围相关联的第一多个数字码中；将时钟信号除以除数以生成分频时钟信号；以及将所述分频时钟信号延迟所述第一时间延迟，以生成延迟时钟信号。所述示例设备还包括：数字控制延迟线(DCDL)电路，所述DCDL电路具有耦合到所述输出端的输入端，所述DCDL电路被配置成：接收与第二时间延迟相对应的第二数字码，所述第二数字码被包括在与第二时间延迟范围相关联的第二多个数字码中；以及将所述延迟时钟信号延迟所述第二时间延迟，以生成反馈时钟信号，所述反馈时钟信号造成基准时钟信号与所述反馈时钟信号之间的差减小。

一些方面涉及另一种示例设备，所述设备包括：多模分频器(MMD)电路，所述MMD电路具有MMD输出端，所述MMD电路被配置成通过将时钟信号延迟与第一时间延迟范围相关联的第一时间延迟而生成第一延迟时钟信号；重定时器电路，所述重定时器电路具有重定时器输入端和重定时器输出端，所述重定时器输入端耦合到所述MMD输出端，所述重定时器电路被配置成通过将所述第一延迟时钟信号延迟与第二时间延迟范围相关联的第二时间延迟来生成第二延迟时钟信号。所述示例设备还包括数字控制延迟线(DCDL)电路，所述DCDL电路具有耦合到所述重定时器输出端的DCDL输入端，所述DCDL电路被配置成通过与第三时间延迟范围相关联的第三时间延迟来生成第三延迟时钟信号。

一些方面涉及一种示例方法，所述方法包括以下步骤：接收基准时钟信号；将所述基准时钟信号和反馈时钟信号进行比较以检测误差；以及响应于基于所述比较检测到所述误差，确定所述误差是否大于阈值。所述示例方法还包括：响应于确定所述误差大于所述阈值：将第一时间延迟范围增加到用于从中选择时间延迟以对所述反馈时钟信号进行延迟的第二时间延迟范围；以及使用所述时间延迟来对所述反馈时钟信号进行延迟以减小所述误差。

上述概述不旨在是限制性的。此外，本公开内容的各个方面可以单独地实现或者与其他方面相结合地实现。

附图说明

在附图中，各个图中所示的每个相同或几乎相同的部件由相同的附图标记表示。为了清楚起见，并非每个组件都可以在每个图中标记。附图不一定按比例绘制，而是重点放在示出本文描述的技术和设备的各个方面。

图1描绘了包括多模分频器和数字控制延迟线以减少锁相环的占空比失真的示例锁相环的示意图。

图2描绘了图1的多模分频器和数字控制延迟线的示例实现的示意图。

图3是可以由图1的锁相环实现的示例时间延迟范围内的示例时间延迟的曲线图。

图4描绘了包括多模分频器、重定时器和数字控制延迟线以减少锁相环的占空比失真的另一示例锁相环的示意图。

图5描绘了图1和/或图4的多模分频器、重定时器和数字控制延迟线的示例实现的示意图。

图6是可以由图4的锁相环实现的时间延迟范围中的示例时间延迟的曲线图。

图7描绘了表示图4和/或图5的多模分频器、重定时器和数字控制延迟线的示例操作的定时图。

图8描绘了单端映射占空比校正电路和分数N分频器电路的示例实现。

图9描绘了图8的差分映射占空比校正电路和分数N分频器电路的示例实现。

图10描绘了表示使用图8和/或图9的单端映射和/或差分映射占空比校正电路的图1和/或图4的锁相环的示例操作的示例定时图。

图11是表示实现图1和/或图4的锁相环的示例处理的流程图，该示例处理可以通过硬件逻辑来执行和/或实现，或可以通过可由处理器电路执行的机器可读指令来执行和/或实现。

具体实施方式

锁相环(PLL)电路用于各种高频应用中。高频应用的非限制性示例包括时钟清理电路、用于高性能通信链路的本地振荡器(LO)和超快开关频率合成器。高性能通信链路的非限制性示例包括有线通信链路，诸如以太网链路和无线通信链路，诸如射频(RF)、雷达和卫星通信链路。一些PLL电路包括振荡器(例如，数字控制振荡器(DCO)、电压控制振荡器(VCO)、电压驱动振荡器(VDO))，其调整(例如，恒定地调整)以匹配输入信号的频率。例如，一些此类的PLL电路可以用于生成、稳定、调制、解调、滤波或恢复来自通信信道的信号，数据的接收会受到与该通信信道相关联的噪声的影响。

使用具有振荡器(例如DCO)的PLL电路的一个挑战是振荡器通常是PLL电路的最耗电的块。例如，DCO可以是生成模拟信号的振荡器电路，但是其频率由数模转换器生成的数字控制输入控制。VCO可以是生成模拟信号的振荡器电路，并且其频率由诸如控制电压的模拟控制输入控制。在这些示例中，DCO可以比VCO消耗的电力多和/或更一般地比PLL电路的其他部件消耗的电力多。

使用具有振荡器(例如DCO)的PLL电路的另一挑战在于，振荡器可以将大量噪声引入到PLL电路中，和/或更一般地，引入到包含PLL电路的系统中。用于降低与DCO相关联的噪声的传统技术是增加PLL带宽。然而，使用这种传统技术的挑战是PLL带宽受到基准时钟频率(F_REF)(例如，到PLL电路的输入信号的频率)的限制。例如，噪声带宽(NBW)可以由F_REF/10近似，并且NBW由F_REF限制。

用于增加基准时钟频率并且借此增加PLL带宽的传统技术是使用倍频器。使用倍频器的一个挑战是倍频器会引入占空比失真。举例而言，倍频器会将确定性抖动引入到PLL电路中，这会导致基准时钟信号的上升沿分别从预期时刻延迟(或提前)第一延迟值，并且导致基准时钟信号的下降沿分别从预期时刻延迟(或提前)第二延迟值。例如，生成基准时钟信号的时钟发生器的占空比的变化可以是+/-5％。对于156.25兆赫兹(MHz)时钟发生器，由倍频器引入的确定性抖动可以是+/-320皮秒(ps)，其基本上足够大以使得使用倍频器会导致PLL电路的错误操作。在一些系统中，占空比失真会被转为F_REF处的毛刺，其会使F_REF的采样时刻移位，从而使F_REF的采样劣化并且导致PLL电路的错误操作。

本发明人已经认识到，上述挑战尚未通过使用传统技术诸如增加PLL带宽和/或使用倍频器来克服。为了克服传统技术的不足，发明人开发了用于频率合成器的数字锁相环和相关的合并占空比校准方案的技术。

本文公开的示例数字PLL包括VCO以生成输出时钟频率。使用VCO可以通过比DCO消耗的电力少来克服使用DCO的挑战。本文公开的示例数字PLL包括多模分频器(MMD)和作为无限范围(例如，基本上大范围)数字-时间转换器(DTC)的数字控制延迟线(DCDL)。例如，DTC可以从VCO接收输出时钟信号，将输出时钟信号延迟时间延迟，以生成反馈时钟信号，并且将反馈时钟信号提供给PLL电路的相位检测器以进行比较。在一些实施例中，DCDL的控制可以实现在0到VCO的一个时间周期(T_VCO)的范围内的第一时间延迟。在一些实施例中，MMD的控制可以实现在0到T_VCO的范围内的第二时间延迟。例如，DTC可以通过基于第一时间延迟和第二时间延迟的组合(例如，高达2T_VCO(例如，2*T_VCO)的总时间延迟)将输出时钟频率延迟该总时间延迟来生成反馈时钟信号。例如，MMD可以将由DCDL可实现的第一时间延迟范围扩展到第二时间延迟范围。在一些实施例中，DCDL或MMD中的至少一者的控制可以在高达至少第二时间延迟范围的时间延迟范围中生成时间延迟。

在一些实施例中，用于将基准时钟信号锁定到反馈时钟信号所需的时间延迟大于2T_VCO。有利地，DTC可以通过重置DCDL的控制(例如，将DCDL输出的数字码重置为0)以及改变MMD的配置以进一步划分反馈时钟信号来作为无限范围DTC工作。例如，通过改变DCDL和/或MMD的配置以增加(例如，迭代地增加)总可实现延迟，DTC可以实现在高达至少3T_VCO、4T_VCO、5T_VCO等的时间延迟范围中的时间延迟。

在一些实施例中，本文公开的数字PLL可以包括重定时器以实现附加的时间延迟，从而扩展DCDL和MMD可以提供的时间延迟范围。例如，本文公开的数字PLL可以包括可配置为实现至少3T_VCO的总时间延迟的MMD、重定时器和DCDL。可以实施MMD或DCDL中的至少一者的配置改变以实现附加的时间延迟，例如在高达至少4T_VCO、5T_VCO、6T_VCO等的时间延迟范围中的时间延迟。

有利地，本文公开的示例PLL电路克服了传统技术的挑战。例如，使用VCO可以降低PLL电路相对于使用DCO的PLL电路的功耗。在一些实施例中，可以增加基准时钟频率以增加PLL带宽，并且可以通过本文公开的示例MMD、重定时器和/或DCDL来减轻对应的噪声。例如，MMD、重定时器或DCDL中的至少一者的配置可以增加施加于反馈时钟信号的时间延迟，使得校正了和/或以其他方式减小了与基准时钟信号相关联的误差。有利地，通过在基本上大的时间延迟范围内施加时间延迟，示例PLL电路可以消除和/或以其他方式减小由增频器(诸如倍频器)引入的占空比失真。

转向附图，图1所示的示例描绘了示例锁相环(PLL)100。PLL 100是生成输出时钟信号104(由CLKOUT标识)的电路，该输出时钟信号104的相位与基准时钟信号102(由REFCLK标识)的相位相关。例如，PLL 100可以使输出时钟信号104的相位与基准时钟信号102的相位同步和/或锁定。在一些实施例中，PLL 100或其部分可以实现从单个固定振荡器产生一定范围的频率的频率合成器。

在所示示例中，基准时钟信号102是可以由发送器发送和/或由接收器接收的输入信号。举例而言，PLL 100可以被配置成从有线接收器(例如数据通信有线接收器)接收基准时钟信号102。有线接收器的非限制性示例包括以太网接口、外围部件互连(PCI)接口、串行数字接口(SDI)、通用串行总线(USB)接口和高清晰度多媒体接口(HDMI)。或者，PLL 100可以被配置成从无线接收器接收基准时钟信号102。无线接收器的非限制性示例包括无线保真(Wi-Fi)接收器、蓝牙接收器、近场通信(NFC)接收器、射频识别(RFID)接收器和卫星接收器(例如，超视线(BLOS)卫星接收器、视线(LOS)卫星接收器等)。

在一些实施例中，PLL 100被包括在电子设备中和/或与电子设备相关联。电子设备的非限制性示例包括网关、路由器、交换机、膝上型计算机、平板计算机、蜂窝电话(例如，智能电话)、电视(例如，智能电视)、机顶盒、流式设备和可穿戴设备(例如，耳机、头戴式耳机、智能手表、智能眼镜等)。例如，输出时钟信号104可以被提供给附加电路，诸如发送器、接收器和/或可编程处理器。可编程处理器的非限制性示例包括中央处理单元(CPU)、数字信号处理器(DSP)、图形处理单元(GPU)和现场可编程门阵列(FPGA)。

所示示例的PLL 100包括倍频器106(由DUB标识)以加倍和/或以其他方式增加基准时钟信号102的频率(例如，基准时钟频率、输入时钟频率)以生成加倍基准时钟信号108(由REFCLK_DBL标识)。在一些实施例中，倍频器106是增加基准时钟信号102的频率以增加PLL100的带宽的倍频器电路。在一些实施例中，倍频器106由振荡器(例如，基准振荡器、振荡器电路)实施以增加基准时钟信号102的频率。在一些实施例中，倍频器106可以被配置成从接收器(例如，有线接收器、无线接收器)接收基准时钟信号102。另选地，PLL 100可以利用与倍频器106不同的增频器来对基准时钟信号102进行三倍增、四倍增等。

所示示例的PLL 100包括相位检测器110(由PD标识并且还可以被称为相位比较器或混频器)以比较加倍基准时钟信号108的第一相位和反馈时钟信号112(由FBCLK标识)的第二相位。反馈时钟信号112可以是输出时钟信号104的延迟实例。在一些实施例中，PD 110可以是可以根据第一相位与第二相位的相位差来生成和/或输出电压的相位检测器电路。在一些实施例中，电压可以是表示在加倍基准时钟信号108和反馈时钟信号112的相位之间检测到的误差的误差信号。所示示例的PD 110具有耦合到倍频器106的输出端(例如，加倍器输出端、倍频器输出端)的第一输入端(例如，第一检测器输入端、第一相位检测器输入端)。例如，PD 110和倍频器106可以通过一个或更多个电连接来耦合在一起。该电连接的非限制性示例包括光隔离器、焊盘、迹线、导线和过孔。

该示例的PLL 100包括环路滤波器114(由LF标识)。在一些实施例中，LF 114是将PD 110的输出转换成用于PLL 100的电压控制振荡器116(由VCO标识)的控制信号(例如，控制电压)的环路滤波器电路。例如，PD 110可以由一个或更多个电荷泵来实现，该电荷泵可以输出表示检测到的误差的电流。在一些此类的实施例中，LF 114可以将来自一个或更多个电荷泵的电流转换成用于VCO 116的控制电压。另选地，PD 110可以输出表示检测到的误差的电压。在一些实施例中，LF 114可以滤除和/或衰减从基准时钟信号102到控制电压的噪声。所示示例的LF 114具有耦合到PD 110的输出端(例如，检测器输出端、相位检测器输出端)的输入端(例如，滤波器输入端、环路滤波器输入端)。

该示例的PLL 100包括VCO 116，以根据从LF 114输出的控制电压来生成和/或输出输出时钟信号104。在一些实施例中，VCO 116是生成和/或输出输出时钟信号104的VCO电路。在一些实施例中，输出时钟信号104是其频率与由LF 114提供的中心频率紧密匹配的信号(例如，正弦信号)。此示例的VCO 116具有耦合到LF 114的输出端(例如，滤波器输出端、环路滤波器输出端)的输入端(例如，振荡器输入端)。

在所示示例中，PLL 100包括多模分频器118(由MMD标识)以划分和/或降低输出时钟信号104的频率。附加地或另选地，在MMD 118之前，可以在PLL 100中包括预划分比例。在一些实施例中，MMD 118可以是将输出时钟信号104的频率除以除数(例如，2、3、4等)以生成分频时钟信号的MMD电路。例如，MMD 118可以使用被配置成划分输出时钟信号104的频率的一个或更多个模拟和/或数字电路来实现。在一些实施例中，MMD 118可以将分频时钟信号延迟时间延迟范围中的事件延迟(例如，持续时间、时间段)，以生成延迟时钟信号。举例而言，时间延迟范围中的时间延迟可从零时间延迟到高达至少VCO 116(例如，T_VCO)的周期的时间延迟。可以利用任何其他时间延迟范围。该示例的MMD 118具有耦合到VCO 116的输出端(例如，振荡器输出端)的输入端(例如，分频器输入端、MMD输入端)。

所示示例的PLL 100包括数字控制延迟线(DCDL)120，以将来自MMD 118的输出(诸如分频时钟信号)延迟时间延迟范围中的时间延迟，以生成反馈时钟信号112。在一些实施例中，DCDL 120可以造成加倍基准时钟信号108和反馈时钟信号112的差(例如，相位的差)。举例而言，该差可表示由与加倍基准时钟信号108相关联的占空比失真生成的误差。在一些实施例中，DCDL 120由一个或更多个模拟和/或数字电路来实现。例如，DCDL 120可以由实现一个或更多个离散数字逻辑元件的一个或更多个缓冲器(例如，循环缓冲器)来实现。另选地，DCDL 120可以由任何其他模拟和/或数字部件或元件来实现。

此示例的DCDL 120具有耦合到PD 110的第二输入端(例如，第二检测器输入端、第二相位检测器输入端)的输出端(例如，延迟线输出端、数字控制延迟线输出端)。另选地，DCDL 120的一个或更多个部分可以设置在PLL 100中的其他位置。例如，DCDL120的第一部分可以在具有PLL 100的基准路径的电路中，该基准路径可以是包括倍频器106、PD 110、LF114或VCO 116中的至少一者的路径。在一些实施例中，DCDL120的第二部分可以在具有PLL100的反馈路径的电路中，该反馈路径可以是包括VCO 116、MMD 118、DCDL 120或PD 110中的至少一者的路径。

在一些实施例中，DCDL 120、MMD 118和/或更一般地PLL 100可以被配置成造成生成反馈时钟信号112以减小所述误差。举例而言，PLL 100包括控制电路122(由分数N控制+DCD校准来标识)，其可以由一或多个控制电路实施以配置MMD 118或DCDL 120中的至少一者以减少加倍基准时钟信号108与反馈时钟信号112之间的差。在一些实施例中，可以通过将反馈时钟信号112移位成具有与加倍基准时钟信号108相同的误差来实现差的减小。

在一些实施例中，控制电路122实施分数N(Frac-N)控制逻辑或数字控制延迟(DCD)校准控制逻辑中的至少一者。在一些实施例中，控制电路122可以是数字逻辑和/或至少部分地由数字逻辑实现，以实现分数N控制或DCD校准。在一些实施例中，控制电路122可以接收控制信号124(由分数N控制来标识)，诸如数字码(例如，数字码字)，以设定控制电路系统122的初始配置。

在一些实施例中，控制电路122被配置成从PD 110接收误差信号。例如，控制电路122可以针对PD 110的各个时钟周期来确定误差信号是否大于或小于电压阈值(例如，0伏(V)、0.5V等)。在一些实施例中，控制电路122可以基于误差信号生成第一数字码，并且将第一数字码输出到MMD 118以改变MMD 118的配置。MMD 118的配置可以造成MMD 118向输出时钟信号104施加的时间延迟被改变。在一些实施例中，控制电路122可以基于误差信号生成第二数字码，并且将第二数字码输出到DCDL 120以改变DCDL 120的配置。DCDL 120的配置可以造成DCDL 120向来自MMD 118的延迟时钟信号施加的时间延迟被改变。

在所示示例中，控制电路122具有耦合到PD 110的输出端的输入端(例如，控制输入端)。在此示例中，控制电路122的第一输出端(例如，第一控制输出端)耦合到MMD 118的输入端。在该示例中，控制电路122的第二输出端(例如，第二控制输出端)耦合到DCDL 120的输入端。

有利地，在一些实施例中，可以组合和/或合并分数N控制和DCD校准以改善频率合成器(诸如PLL 100的至少一部分)的操作。例如，可以组合和/或合并分数N控制和DCD校准以改善加倍基准时钟信号108和反馈时钟信号112的相位的锁定。

虽然在图1中描绘了PLL 100的示例实现，但是可以设想其他实现。例如，PLL 100的一个或更多个块、组件、功能等可以以任何其他方式组合或划分。所示示例的PLL 100可以由单独的硬件或通过硬件、软件和/或固件的组合来实现。例如，PLL 100可以由一个或更多个模拟电路(例如，电容器、比较器、二极管、电感器、运算放大器、电阻器、晶体管等)、一个或更多个数字电路(例如，逻辑门等)、一个或更多个硬件实现的状态机、一个或更多个可编程处理器、一个或更多个专用集成电路(ASIC)等和/或其任何组合来实现。所示示例的PLL 100可以由同一管芯或两个或更多个不同管芯上的一个或更多个集成电路(IC)实现。

图2描绘了MMD 200和DCDL 202的示例实现的示意图。在一些实施例中，该示例的MMD 200可以对应于图1的MMD 118和/或实现图1的MMD 118。在一些实施例中，该示例的DCDL 202可以对应于图1的DCDL 120和/或实现图1的DCDL 120。

所示示例的MMD 200被配置成经由第一输入/输出(I/O)端口208从VCO(诸如图1的VCO 116)接收时钟信号206(由VCO_CLK标识)。在一些实施例中，此示例的时钟信号206可以对应于图1的输出时钟信号104和/或实现图1的输出时钟信号104。

该示例的MMD 200包括除数器210。在一些实施例中，除数器210是将时钟信号206的频率除以除数(例如，2、3、4等)的除数电路。例如，除数器210可以将时钟信号206除以除数以生成分频时钟信号。除数器210的输入端(例如，除数输入端)耦合到第一I/O端口208。

该示例的MMD 200包括脉冲吞咽分频器212。在一些实施例中，脉冲吞咽分频器212是响应于检测到来自除数器210的分频时钟信号的脉冲计数(例如，上升沿的计数、下降沿的计数)而输出信号(例如，脉冲)的脉冲吞咽分频器电路。例如，脉冲吞咽分频器212可以通过吞咽(例如，不通过和/或不输出)分频时钟信号的多个脉冲并且在所吞咽的脉冲的数目达到或超过计数阈值并且由此满足该计数阈值之后输出时钟信号来降低分频时钟信号的频率。在一些实施例中，所输出的时钟信号可以表示延迟时钟信号，诸如来自除数器210的分频时钟信号的延迟或延迟版本。在此示例中，脉冲吞咽分频器212的输入端(例如，脉冲吞咽分频器输入端)耦合到除数器210的输出端(例如，除数输出端)。

在一些实施例中，控制电路122可以向脉冲吞咽分频器212和/或更一般地MMD 200输出数字码，以配置该计数阈值。例如，控制电路122可以输出数字码作为分频器数字码214(由分频器[N:0]标识)，以指示脉冲吞咽分频器212基于来自控制电路122的模数和/或分频器控制将分频时钟信号除以N+1或N。例如，MMD 200可以被配置成经由第二I/O端口216从控制电路系统122接收分频器数字码214。

在所示示例中，分频器数字码214是N+1位数字字。举例而言，分频器数字码214可为10位数字字，其可以配置脉冲吞咽分频器212以在从8到511的范围内划分分频时钟信号。例如，分频器数字码214可以是与第一时间延迟范围相关联的多个数字码中的数字码。例如，分频器数字码214可以是与T_VCO的第一时间延迟相关联的第一数字码、与2T_VCO的第二时间延迟相关联的第二数字码等。在一些实施例中，第一时间延迟范围可以由0(或者其他值)到至少(N+1)*T_VCO的范围来实现。

在一些实施例中，脉冲吞咽分频器212可以基于该脉冲数目的吞咽以时间延迟范围中的时间延迟来对分频时钟信号进行延迟。例如，时间延迟可以通过基于脉冲吞咽分频器212被配置成吞咽的脉冲数目来减小分频时钟信号的频率来实现。

举例而言，时间延迟范围可以通过脉冲吞咽分频器212的配置和/或更一般地MMD200的配置来实现。例如，图1的控制电路122可以将分频器数字码214生成为8或二进制的000000100(例如，b’000000100)，以响应于检测到分频时钟信号的8个脉冲来配置脉冲吞咽分频器212以输出脉冲。在一些实施例中，时间延迟可以对应于8个脉冲中的第一脉冲的上升沿(或下降沿)与输出脉冲的上升沿(或下降沿)之间的持续时间。例如，时间延迟可以是高达图1的VCO 116的至少一个周期(T_VCO)的持续时间。

作为另一示例，脉冲吞咽分频器212可以被配置成增加时间延迟范围，该时间延迟范围中的时间延迟可以被施加于分频时钟信号。例如，图1的控制电路122可以将分频器数字码214生成为16或二进制的000001000(例如，b’000001000)，以响应于检测到分频时钟信号的16个脉冲来配置脉冲吞咽分频器212以输出脉冲。在一些实施例中，时间延迟可以对应于16个脉冲中的第一脉冲的上升沿(或下降沿)与输出脉冲的上升沿(或下降沿)之间的持续时间。例如，时间延迟可以是高达图1的VCO 116的至少两个周期(2T_VCO)的持续时间。

在图2所示的示例中，MMD 200耦合到DCDL 202。例如，DCDL 202的输入端(例如，DCDL输入端)经由一个或更多个电连接耦合到脉冲吞咽分频器212的输出端(例如，分频器输出端、脉冲吞咽分频器输出端)和/或更一般地耦合到MMD 200。

在一些实施例中，DCDL 202是可以用时间延迟范围中的时间延迟对来自脉冲吞咽分频器212的延迟时钟信号进行延迟的DCDL电路。例如，图1的控制电路122可以生成和/或输出DCDL数字码218(由DCDL[M:0]标识)以指示DCDL 202用时间延迟范围中的时间延迟对分频时钟信号进行延迟。例如，DCDL 202可以被配置成经由第三I/O端口220接收DCDL数字码218。

在所示示例中，DCDL数字码218是M+1位数字字。例如，DCDL数字码218可以是9位数字字，其可以配置DCDL 202以在从0到T_VCO的时间延迟范围内划分分频时钟信号。举例而言，DCDL数字码218可以是0或二进制的0000000000(例如，b’0000000000)，其对应于零时间延迟和/或在高达至少T_VCO的时间延迟范围中的最小时间延迟。在一些实施例中，DCDL数字码218可以是1023或二进制的1111111111(例如，b’1111111111)，其对应于T_VCO的时间延迟。

在一些实施例中，DCDL数字码218可以是与第二时间延迟范围相关联的多个数字码的数字码。例如，DCDL数字码218可以是与T_VCO的第一时间延迟相关联的第一数字码、与2T_VCO的第二时间延迟相关联的第二数字码等。在一些实施例中，第二时间延迟范围可以由0(或者其他值)到至少(M+1)*T_VCO的范围来实现。

在所示示例中，DCDL202可以被配置成延迟来自脉冲吞咽分频器212的分频时钟信号以生成反馈时钟信号222(由FB_CLK标识)。在一些实施例中，反馈时钟信号222可以对应于图1的反馈时钟信号112和/或实现图1的反馈时钟信号112。在所示示例中，DCDL202可以经由第四I/O端口224输出反馈时钟信号222。例如，DCDL202可以经由第四I/O端口224将反馈时钟信号222输出到PD 110的第二输入端。

在示例操作中，脉冲吞咽分频器212和/或更一般地MMD 200可以接收分频器数字码214以配置脉冲吞咽分频器212的计数阈值。例如，分频器数字码214可以对应于T_VCO的第一时间延迟。除数器210可以从VCO 116接收时钟信号206，并且将时钟信号206除以除数以生成分频时钟信号。脉冲吞咽分频器212可以将分频时钟信号延迟第一时间延迟，以生成延迟时钟信号。

在示例操作中，DCDL可以接收DCDL数字码218以配置DCDL 202将施加于延迟时钟信号的时间延迟。DCDL 202可以接收延迟时钟信号。DCDL 202可以用该时间延迟对延迟时钟信号进行延迟，以生成反馈时钟信号222。有利地，反馈时钟信号222可导致图1的加倍基准时钟信号108与反馈时钟信号112之间的差的减小。在一些实施例中，差表示由与加倍基准时钟信号108相关联的占空比失真的误差，并且有利地，MMD 200和/或DCDL 202可以被配置成生成反馈时钟信号222以减小所述误差。

图3是可以由PLL(诸如图1的PLL 100)或其部分实现的示例时间延迟范围中的示例时间延迟的曲线图示300。例如，曲线图示300可以表示根据图2的MMD 200或DCDL 202中的至少一者的配置可以施加于时钟信号的时间延迟。曲线图示300的x轴302(由数字控制码标识)表示在0到2048的示例范围内的多个数字码(例如，数字控制码)。曲线图示300的y轴304(由时间延迟(T_D)标识)表示在示例范围0到T_VCO以及T_VCO到2T_VCO(例如，2*T_VCO)中的时间延迟。

在所示示例中，DCDL 202可以被配置成使得第一数字码(例如，数字码0)可产生可忽略的或零时间延迟，并且第二数字码(例如，数字码1024)可以产生T_VCO的时间延迟。例如，DCDL 202可以被配置成向时钟信号施加从0(或不同值)到至少T_VCO的第一时间延迟范围306中的时间延迟。第一时间延迟范围在图3中由区域1标识。

在所示示例中，从0到T_VCO的时间延迟范围可以扩展到至少2T_VCO。例如，如果要施加于时钟信号的时间延迟大于T_VCO，则可以调整、改变和/或修改DCDL 202和MMD 200的配置以扩展该时间延迟范围。例如，可以重置DCDL 202的数字控制，使得可以将图2的DCDL数字码218重置为数字码0，并且可以改变MMD 200的数字控制以增加MMD 200的计数阈值。举例而言，控制电路122可将分频器数字码214从8改变到16以将脉冲吞咽分频器212的计数阈值从8改变到16。在此示例中，从8到16的改变可将基线时间延迟从0到T_VCO改变为从0到2T_VCO，并且借此将时间延迟范围从第一时间延迟范围306移位到第二时间延迟范围308(由区域2标识)，第二时间延迟范围308的范围从T_VCO直到至少2T_VCO。有利地，可以如上所述改变DCDL202或MMD 200中的至少一者的配置，以将时间延迟范围增加至少T_VCO的增量(例如，从2T_VCO增加到3T_VCO、从3T_VCO增加到4T_VCO等)。

图4描绘了另一示例PLL 400的示意图。此示例的PLL 400包含图1的基准时钟信号102、输出时钟信号104、倍频器106、加倍基准时钟信号108、PD 110、反馈时钟信号112、LF114、VCO 116、MMD 118、DCDL 120、控制电路122和控制信号124。

所示示例的PLL 400包括重定时器402，重定时器402可以被配置成延迟来自MMD118的分频时钟信号。在一些实施例中，重定时器402是可以被配置成用高达VCO 116的至少一个周期(例如，T_VCO)的时间延迟范围中的时间延迟对分频时钟信号进行延迟的重定时器电路。在该示例中，MMD 118的输出端耦合到重定时器402的输入端(例如，重定时器输入端)。在该示例中，重定时器402的输出端(例如，重定时器输出)耦合到DCDL120的输入端。在一些实施例中，MMD 118通过重定时器402耦合到DCDL120。虽然在图4中仅示出了重定时器402，但是可以在PLL 400中利用一个或更多个附加重定时器(例如，多个重定时器级)和/或重定时器类型。

有利地，由重新定时器402引入的时间延迟结合MMD 118或DCDL 120中的至少一者可以实现PLL 400的占空比失真的减小(例如，进一步减小)。例如，MMD 118可以被配置成提供高达至少T_VCO的第一时间延迟，重定时器402可以被配置成提供高达至少T_VCO的第二时间延迟，和/或DCDL 120可以被配置成提供高达至少T_VCO的第三时间延迟。在一些实施例中，可施加于输出时钟信号104的总时间延迟是基于第一时间延迟、第二时间延迟、第三时间延迟中的至少一者的组合。例如，可以施加于输出时钟信号104的总时间延迟可以是3T_VCO(例如，3*T_VCO)。有利地，MMD 118、重定时器402或DCDL 120中的至少一者可以被配置(例如，重新配置)以扩展和/或以其他方式增加可实现的总时间延迟，诸如通过将0到3T_VCO的时间延迟范围增加到0到4T_VCO、0到5T_VCO等。

虽然在图4中描绘了PLL 400的示例实现，但是可以设想其他实现。例如，PLL400的一个或更多个块、组件、功能等可以以任何其他方式组合或划分。所示示例的PLL 400可以由单独的硬件或通过硬件、软件和/或固件的组合来实现。例如，PLL 400可以由一个或更多个模拟或数字电路(例如，比较器、运算放大器等)、一个或更多个硬件实现的状态机、一个或更多个可编程处理器、一个或更多个ASIC等和/或其任何组合来实现。所示示例的PLL400可以由同一管芯或两个或更多个不同管芯上的一个或更多个IC实现。

图5描绘了图2和/或图4的MMD 200、重定时器502和DCDL 202的示例实现的示意图。例如，MMD 200可以对应于图1和/或图4的MMD 118和/或实现图1和/或图4的MMD 118。在一些实施例中，DCDL 202可以对应于和/或实现图1和/或图4的DCDL 120。在一些实施例中，重定时器502可以对应于图4的重定时器402和/或实现重定时器402。

所示示例的MMD 200包括图2的除数器210和脉冲吞咽分频器212。图5中进一步描绘了图2的时钟信号206和第一I/O端口208。在该示例中，脉冲吞咽分频器212和/或更一般地MMD 200可以由图2的分频器数字码214来配置，分频器数字码214经由第二I/O端口216接收。

在一些实施例中，脉冲吞咽分频器212可以用时间延迟范围中的可以对应于分频器数字码214的时间延迟对来自除数器210的分频时钟信号进行延迟，以生成和/或输出延迟时钟信号504(由DVD_CLK标识)。举例而言，延迟时钟信号504可以是来自除数器210的分频时钟信号的延迟版本。

所示示例的重定时器502可以被配置成将延迟时钟信号504延迟时间延迟。此示例的重定时器502包含第一触发器506(例如，第一触发器电路)、多路复用器508(例如，多路复用器电路)及第二触发器510(例如，第二触发器电路)。该示例的第一触发器506和第二触发器510是D触发器。另选地，第一触发器506和/或第二触发器510可以是不同类型的触发器或锁存器。触发器的非限制性示例包括SR触发器、JK触发器和T触发器。

在所示示例中，第一触发器506的第一输入端(例如，D输入端、触发器输入端)耦合到脉冲吞咽分频器212的输出端。第一触发器506的输出端(例如，Q输出端、触发器输出端)耦合到多路复用器508的第二输入端(由2标识)(例如，第二多路复用器输入)。第一触发器506的时钟输入端耦合到第一I/O端口208，使得时钟输入端可接收时钟信号206。

在所示示例中，复用器508的第一输入端(由1标识)(例如，第一多路复用器输入端)耦合到脉冲吞咽分频器212的输出端。多路复用器508的选择输入端(由S标识)耦合到第四I/O端口512，使得选择输入端可以被配置成接收DCDL数字码514(由DCDL[N]标识)。在所示示例中，DCDL数字码514是1位数字码，其为DCDL数字码516的一部分。例如，可以经由第三I/O端口220提供给DCDL 202的DCDL数字码516可以是M位数字码，其中M-1位被提供给DCDL202，并且第M位经由第四I/O端口512被提供给多路复用器508。

在此示例中，多路复用器508的输出端(例如，多路复用器输出端)耦合到第二触发器510的第一输入端(例如，D输入端、触发器输入端)。在所示示例中，第二触发器510的输出端(例如，Q输出端、触发器输出端)耦合到DCDL 202的输入端。第二触发器510的时钟输入端耦合到第一I/O端口208，使得时钟输入端可接收时钟信号206。

在一些实施例中，重定时器502可以被配置成根据操作模式用T_VCO对延迟时钟信号504进行延迟。例如，在第一操作模式中，可以绕过重定时器502。举例而言，DCDL数字码514可具有位值0(例如，逻辑低位值)，以控制多路复用器508选择第一输入以作为多路复用信号518(由DVD_CLK,MUXOUT标识)输出。在一些此类实施例中，多路复用器508可将延迟时钟信号504输出到第二触发器510，第二触发器510又可将延迟时钟信号504输出到DCDL 202。举例而言，在第一操作模式中，重定时器502可以不对延迟时钟信号504进行延迟。

在第二操作模式中，延迟时钟信号504可以被导引和/或通过重定时器502，使得延迟时钟信号504可以被延迟。举例而言，DCDL数字码514可具有控制多路复用器508选择第二输入以用于输出的位值1(例如，逻辑高位值)。在一些此类实施例中，多路复用器508可以输出第一触发器506的输出，其为重定时时钟信号520(由DVD_CLK,RETIMED标识)。例如，第一触发器506可以通过将延迟时钟信号504的输出延迟一个时钟周期来造成延迟时钟信号504的延迟。在一些此类实施例中，在第二操作模式中，重定时器502可用T_VCO对延迟时钟信号504进行延迟。

有利地，由重新定时器502引入的时间延迟结合MMD 200或DCDL 202中的至少一者可以实现图4的PLL 400的占空比失真的减小(例如，进一步减小)。例如，MMD 200可以被配置成提供至少T_VCO的第一时间延迟，重定时器502可以被配置成提供至少T_VCO的第二时间延迟，和/或DCDL 202可以被配置成提供至少T_VCO的第三时间延迟。在一些实施例中，可施加于时钟信号206的总时间延迟是基于第一时间延迟、第二时间延迟、第三时间延迟中的至少一者的组合。例如，可以施加于时钟信号206的总时间延迟可以是3T_VCO。有利地，MMD 200、重定时器502、DCDL 202中的至少一者可以被配置(例如，重新配置)为扩展和/或以其他方式增加可以实现的总时间延迟，诸如通过将0到3T_VCO的时间延迟范围增加到0到4T_VCO、0到5T_VCO等。

图6是可以由PLL(诸如图4的PLL 400)或其部分实现的时间延迟范围中的示例时间延迟的曲线图示600。例如，曲线图示600可以表示根据图2和/或图5的MMD 200或DCDL202中的至少一者的配置可以施加于时钟信号的时间延迟。曲线图示600的x轴602(由数字控制码标识)表示在0到3072的示例范围内的多个数字码(例如，数字控制码)。曲线图示600的y轴604(由时间延迟(T_D)标识)表示在0到T_VCO、T_VCO到2T_VCO和2T_VCO到3T_VCO的示例范围中的时间延迟。

在所示示例中，DCDL 202可以被配置成使得第一数字码(例如，数字码0)可产生可忽略的或零时间延迟，并且第二数字码(例如，数字码1024)可以产生T_VCO的时间延迟。例如，DCDL 202可以被配置成向时钟信号施加在从0(或不同值)到至少T_VCO的第一时间延迟范围606中的时间延迟。第一时间延迟范围在图6中由区域1标识。

在所示示例中，从0到T_VCO的时间延迟范围可以扩展到至少2T_VCO。例如，如果要施加于时钟信号的时间延迟大于T_VCO，则可以调整、改变和/或修改DCDL 202、重定时器502和/或MMD 200的配置以扩展时间延迟范围。例如，可以重置DCDL 202的数字控制，使得可以将图5的DCDL数字码516重置为数字码0，并且可以改变图5的DCDL数字码514(例如，从逻辑低比特值到逻辑高比特值，反之亦然)以对延迟时钟信号504进行延迟。例如，控制电路122可以改变DCDL数字码514，使得重定时器502不被绕过。在此示例中，从绕过重定时器502到不绕过重定时器502的改变可以将从0到T_VCO的基线时间延迟改变为0到2T_VCO，并且借此将时间延迟范围从第一时间延迟范围606移位到从T_VCO到至少2T_VCO的第二时间延迟范围608(由区域2标识)。

在所示示例中，从0到2T_VCO的时间延迟范围可扩展到至少3T_VCO。例如，如果要施加于时钟信号的时间延迟大于2T_VCO，则可以调整、改变和/或修改DCDL 202、重定时器502和/或MMD 200的配置以扩展时间延迟范围。例如，可以重置DCDL 202的数字控制，使得可以将图5的DCDL数字码516重置为数字码0，可以将DCDL数字码514设置为不绕过重定时器502，并且可以改变MMD 200的数字控制以增加MMD 200的计数阈值。举例而言，控制电路122可将分频器数字码214从8改变到16以将脉冲吞咽分频器212的计数阈值从8改变到16。在此示例中，从8到16的改变可改变从0到2T_VCO的基线时间延迟改变且借此将时间延迟范围从第二时间延迟范围608移位到从2T_VCO直到至少3T_VCO的第三时间延迟范围610(由区域3标识)。有利地，可以如上所述改变DCDL 202或MMD 200中的至少一者的配置，以将时间延迟范围增加至少T_VCO的增量(例如，从2T_VCO增加到3T_VCO、从3T_VCO增加到4T_VCO等)。

图7描绘了表示图4的多模分频器118、重定时器402和DCDL 120的示例操作的定时图示700。例如，定时图示700可以表示图5的MMD 200、重定时器502和/或DCDL 202的示例操作。在一些实施例中，定时图示700表示可由MMD 200施加到时钟信号的第一时间延迟、可由重新定时器502施加到时钟信号的第二时间延迟，和/或可由DCDL202施加到时钟信号的第三时间延迟。

所示示例的定时图示700包括第一波形702、第二波形704、第三波形706、第四波形708、第五波形710和第六波形712。

第一波形702可以是图2和/或图5的时钟信号206的示例波形。第二波形704可以是图5的延迟时钟信号504的示例波形。第三波形706可以是图5的重定时时钟信号520的示例波形。第四波形708可以是图5的DCDL数字码514的示例波形。第五波形710可以是图5的多路复用信号518的示例波形。第六波形712可以是图2和/或图5的反馈时钟信号222的示例波形。

在定时图示700的第一时间714(由T₁标识)处，延迟时钟信号504的上升沿被断言。因为DCDL数字码514未被断言，所以图5的重定时器502被绕过并且使得多路复用信号518在没有实质性延迟的情况下输出延迟时钟信号504。在第二时间716(由T₂标识)处，反馈时钟信号222的上升沿被断言。例如，DCDL 202可以用T_VCO来对多路复用信号518进行延迟。

在定时图示700的第三时间718(由T₃标识)处，在4个VCO时钟(4T_VCO)之后延迟时钟信号504的上升沿被断言。例如，MMD 200可以从由4T_VCO的时间段断言对延迟时钟信号504的上升沿进行延迟。

在第四时间720(由T₄标识)，DCDL数字码514的上升沿被断言，其控制重定时器502的操作，使得重定时器502不被绕过。例如，图1和/或图4的控制电路122可以基于图1和/或图4的PD 110的误差信号来确定反馈时钟信号112的附加延迟是需要的。响应于该确定，控制电路系统122可以通过使多路复用器508选择于第一触发器506的输出端相对应的输入端来使重新定时器502添加附加延迟。

在第五时间722(由T₅标识)，在除数器210将时钟信号206除以除数之后，延迟时钟信号504被断言，并且脉冲吞咽分频器212吞咽时钟信号206的多个脉冲。

在第六时间724(由T₆标识)处，在T_VCO的延迟之后，多路复用信号518被断言，因为重定时器502未被绕过。例如，第一触发器506从被提供给多路复用器508的延迟时钟信号504延迟由T_VCO的时间段。在所示示例中，由于由重新定时器502引入的T_VCO的延迟，在第三时间718被断言的延迟时钟信号504与在第六时间724被断言的多路复用信号518之间的时间差对应于5T_VCO(而不是该示例中的4T_VCO)的延迟。在第七时间726(由T₇标识)，反馈时钟信号222被断言。例如，多路复用时间信号518由DCDL 202延迟了T_VCO的时间延迟。

图8描绘了单端映射占空比校正电路(DCC)802和分数N分频器(Frac-N分频器)电路804的示例实现。在一些实施例中，DCC电路802可以对应于和/或实现图1和/或图4的控制电路122的至少一部分。在一些实施例中，分数N分频器电路804可以对应于和/或实现控制电路122的至少一部分。

在一些实施例中，DCC电路802通过使用+1、-1模板来实现DCC校准，以检测PD输出处的数字控制延迟(DCD)误差。例如，DCC电路802可以使用最小均方(LMS)背景校准来最小化与DCD模板相关的误差。在一些实施例中，DCD电路802可以将由PD(诸如图1和/或图4的PD110)生成的误差信号转换成诸如数字码的控制信号。所示示例的DCC电路802可以实现单端映射，因为图1和/或图4的DCDL 120被包括在图1的PLL 100和/或图4的PLL 400的反馈路径中。

DCC电路802包括反相器806、延迟触发器808、810、逻辑门812、累加器814、乘法器816和单端映射逻辑818。反相器806将DCC模板反相，并且延迟触发器808、810的第一延迟触发器808将反相DCC模板输出到逻辑门812。该示例的逻辑门812是XOR门，但是可以使用任何其他逻辑门和/或逻辑门的组合。XOR门可以基于反向DCC模板(例如，表示逻辑1或逻辑+1的信号)与基于来自图1和/或图4的PD 110的误差信号(由PD_err标识)的误差信号(由err_reg标识)的比较来输出信号。累加器814可累加逻辑门812的输出信号的值(由corr_err标识)。乘法器816可以将非反相DCC模板和累加器的输出相乘以生成数字码(由DCC_code标识)。

在一些实施例中，单端映射逻辑818可以将数字码(由DCC_code标识)映射到输出数字码(由DCC_mapped标识)。例如，在确定数字码表示正值之后，单端映射逻辑818可以输出该数字码作为输出数字码。在一些实施例中，在确定数字码表示负值之后，单端映射逻辑818可以输出该数字码的一部分作为输出数字码。

在一些实施例中，分数N分频器电路804生成控制信号820以控制图1和/或图4的MMD 118、图4的重定时器402或图1和/或图4的DCDL 120中的至少一者。举例而言，分数N分频器电路804可生成MMD_CTRL以控制(例如，改变)MMD 118。在一些实施例中，分数N分频器电路804可以生成Retimer_CTRL以控制重定时器402。在一些实施例中，FracN分频器电路804可以生成FBDCDL_CTRL以控制DCDL 120。

分数N分频器电路804包括二阶∑-Δ调制器822、累加器824、加法器826、溢出逻辑828和延迟触发器830。二阶∑-Δ调制器822可以接收第一数字码832(由FCW_FRAC标识)，其可以是数字字的至少一部分。例如，第一数字码832可以对应于和/或实现图1和/或图4的控制信号124的至少一部分。在该示例中，第一数字码832表示信号要被划分的整数的分数。举例而言，如果MMD 118将时钟信号104延迟4.25，那么第一数字码832可表示0.25。

在一些实施例中，二阶∑-Δ调制器822可以输出对应于第一数字码832的位值。累加器824可累加来自二阶∑-Δ调制器822的输出。加法器826可以将来自累加器824的输出和对应于第二数字码834的值相加和/或以其他方式组合。例如，第二数字码834可以对应于和/或实现图1和/或图4的控制信号124的至少一部分。在该示例中，第二数字码834表示信号将被划分的整数。举例而言，如果MMD 118将时钟信号104延迟4.25，那么第二数字码834可表示4。加法器826可以将累加器输出和对应于第二数字码834的值的和和/或以其他方式的组合输出到延迟触发器830。延迟触发器830可将控制信号820输出到MMD 118、重定时器402或DCDL 120中的至少一者，以实现将被施加到时钟信号104的相应时间延迟。

图9描绘了图8的差分映射占空比校正电路(DCC)902和分数N分频器电路804的示例实现。在一些实施例中，DCC电路902可以对应于和/或实现图1和/或图4的控制电路122的至少一部分。在一些实施例中，分数N分频器电路804可以对应于和/或实现控制电路122的至少一部分。

在一些实施例中，DCC电路902通过使用+1、-1模板来实现DCC校准，以检测PD输出处的DCD误差。例如，DCC电路902可以使用LMS背景校准来最小化与DCD模板相关的误差。如果图1和/或图4的DCDL 120的第一部分被包括在图1的PLL 100和/或图4的PLL 400的基准路径(例如，沿着包括倍频器106、PD 110、LF 114和/或VCO 116的路径)中，并且DCDL 120的第二部分被包括在图1的PLL 100和/或图4的PLL 400的反馈路径(例如，包括MMD 118、DCDL120和/或PD 110的路径)中，则所示示例的DCC电路902可以实现差分映射。

差分映射逻辑904可以将数字码(由DCC_code标识)映射到输出数字码(由DCC_mapped标识)。例如，差分映射逻辑904可以在确定数字码表示正值之后该输出数字码作为输出数字码。在一些实施例中，差分映射逻辑904可以在确定数字码表示负值之后该输出数字码的调整量作为输出数字码。

图10描绘了表示图1的PLL 100和/或图4的PLL 400的示例操作的示例定时图示1002、1004、1006。在一些实施例中，定时图示1002、定时图示1004、定时图示1006表示使用图8的DCC电路802和/或图9的DCC电路的PLL 100和/或PLL 400的示例操作。例如，定时图示1002、定时图示1004、定时图示1006可以表示基准时钟信号和反馈时钟信号的相位的示例锁定以减少占空比失真。

定时图示1002、定时图示1004、定时图示1006的第一定时图示1002可表示占空比失真对不能锁定基准时钟信号和反馈时钟信号的相位的影响。举例而言，第一定时图示1002可表示对应于基准时钟信号(例如，图1和/或图4的基准时钟信号102)的第一波形1008。第一定时图示1002可表示对应于反馈时钟信号(例如，图1和/或图4的反馈时钟信号112)的第二波形1010。在第一定时图示1002中，在图8的DCC电路802和/或图9的DCC电路902的稳定之前，基准时钟信号102和反馈时钟信号112的相位不能锁定。

定时图示1002、定时图示1004、定时图示1006的第二定时图示1004可表示由于图8的DCC电路802和/或图9的DCC电路的稳定而减轻占空比失真的影响。举例而言，第二定时图示1004可表示对应于基准时钟信号(例如，图1和/或图4的基准时钟信号102)的第三波形1012。第二定时图示1004可表示对应于反馈时钟信号(例如，图1和/或图4的反馈时钟信号112)的第四波形1014。在第二定时图示1004中，在图8的DCC电路802和/或图9的DCC电路902的稳定之后，基准时钟信号102和反馈时钟信号112的相位能够锁定。

定时图示1002、1004、1006的第三定时图示1006可表示图8的DCC电路802和/或图9的DCC电路902的稳定。例如，第三定时图示1006可以表示用于控制MMD 118的数字码的第五波形1016，诸如图2和/或图5的分频器数字码214。第五波形1016描绘分频器数字码214从23到24到25到26等的斜升，以迭代地增加MMD 118施加于输出时钟信号104的时间延迟。第三定时图示1006可以表示用于控制DCDL 120的数字码的第六波形1018，诸如图2的DCDL数字码218和/或图5的DCDL数字码516。第六波形1018描绘了DCDL数字码218和/或DCDL数字码516从0到2048的斜升，以迭代地增加DCDL 120施加于来自MMD 118的输出的时间延迟。

图11是表示实现图1的PLL 100和/或图4的PLL 400的示例处理的流程图示1100，该示例处理可以通过硬件逻辑来执行和/或实现，或可以通过可由处理器电路执行的机器可读指令来执行和/或实现。图11的流程图示1100开始于框1102，在框1102处，PLL 100和/或PLL 400接收基准时钟信号。例如，图1和/或图4的倍频器106可以接收基准时钟信号102并且根据基准时钟信号102的加倍来生成加倍基准时钟信号108。图1和/或图4的PD 110可以从倍频器106接收加倍基准时钟信号108。

在框1104处，PLL 100和/或PLL 400将基准时钟信号和反馈时钟信号进行比较，以检测误差。例如，PD 110可以将加倍基准时钟信号108和反馈时钟信号112进行比较，以基于比较来检测误差。

在框1106处，PLL 100和/或PLL 400确定是否检测到误差。举例而言，PD 110可以响应于确定加倍基准时钟信号108的第一相位大于反馈时钟信号112的第二相位而输出表示+1的第一信号。在一些实施例中，PD 110可以响应于确定加倍基准时钟信号108的第一相位小于反馈时钟信号112的第二相位而输出表示-1的第二信号。如果在框1106处PLL 100和/或PLL 400确定未检测到误差，则控制进行到框1114。否则，控制进行到框1108。

在框1108处，PLL 100和/或PLL 400确定误差是否大于阈值。例如，控制电路系统122可以基于来自PD 110的误差信号来确定可以由MMD 118或DCDL 120中的至少一者应用的时间延迟小于校正误差所需的时间延迟。如果在框1108处PLL 100和/或PLL 400确定误差不大于阈值，则控制进行到框1114。否则，控制进行到框1110。

在框1110处，PLL 100和/或PLL 400将第一时间延迟范围增加到从中选择时间延迟以对反馈时钟信号进行延迟的第二时间延迟范围。例如，控制电路系统122可以配置(例如，重新配置)MMD 118或DCDL 120中的至少一者以在增加的时间延迟范围内生成时间延迟。例如，控制电路122可以将DCDL数字码218重置为0(或另一低值)和/或生成分频器数字码214以增加脉冲吞咽分频器212的计数阈值。在一些实施例中，此类配置可以将从0到T_VCO的时间延迟范围增加到从0到2T_VCO，如图3的示例中所说明。

在框1112处，PLL 100和/或PLL 400使用时间延迟来对反馈时钟信号进行延迟，以减小误差。例如，MMD 118和/或DCDL 120可以对时钟信号206进行延迟高达2T_VCO、3T_VCO等的时间延迟范围的时间延迟。

在框1114处，PLL 100和/或PLL 400确定是否继续监测基准时钟信号。如果在框1114处PLL 100和/或PLL 400确定继续监测基准时钟信号，则控制返回到框1102。否则，图11的流程图示1100结束。

已经描述了在电路和/或机器可执行指令中实现这些技术的实施例。应当理解，一些实施例可以是方法的形式，其中已经提供了至少一个示例。作为方法的一部分执行的动作可以以任何合适的方式排序。因此，可以构造实施例，其中以不同于所示的顺序执行动作，这可以包括同时执行一些动作，即使在说明性实施例中被示出为顺序动作。

上述实施例的各个方面可以单独、组合地或以在前述实施例中未具体讨论的各种布置来使用，并且因此在其应用中不限于在前述描述中阐述或在附图中示出的部件的细节和布置。例如，在一个实施例中描述的各方面可以以任何方式与在其他实施例中描述的各方面组合。

如本文在说明书和权利要求书中使用的短语“和/或”应被理解为意指如此连接的元素的“任一者或两者”，例如在一些情况下结合存在且在其他情况下无结地存在的元素。以“和/或”列出的多个元件应当以相同的方式解释，例如，如此连接的元件的“一个或更多个”。可以可选地存在除了由“和/或”子句具体标识的元素之外的其他元素，无论是与具体标识的那些元素相关还是不相关。因此，作为非限制性示例，当与开放式语言(诸如“包括”)结合使用时，对“A和/或B”的引用可以在一个实施例中指代仅A(可选地包括除B之外的元素)；在另一实施例中，仅涉及B(可选地包括除A之外的元素)；在又一实施例中，指代A和B两者(可选地包括其他元素)等。

除非明确指示相反，否则本文在说明书和权利要求书中使用的不定冠词“一(a/an)”应理解为意指“至少一个”。

如本文和权利要求中所使用的，参考一个或更多个元素的列表的短语“至少一个”应当被理解为意指从元素列表中的元素中的任何一个或更多个元素中选择的至少一个元素，但不一定包括元素列表内具体列出的每个元素和每个元素中的至少一个元素，而不排除元素列表中的元素的任何组合。该定义还允许元素可以可选地存在于短语“至少一个”所引用的元素列表内具体标识的元素之外，无论是与具体标识的那些元素相关还是不相关。因此，作为非限制性示例，在一个实施例中，“A和B中的至少一个”(或等效地，“A或B中的至少一个”，或等效地，“A和/或B中的至少一个”)可以在一个实施例中指代至少一个，可选地包括超过一个A，其中没有B存在(并且可选地包括除B之外的元件)；在另一个实施例中，指代至少一个，可选地包括超过一个，B，其中没有A存在(并且可选地包括除A之外的元件)；在又一个实施例中，指代至少一个，可选地包括超过一个，A，和至少一个，可选地包括超过一个，B(并且可选地包括其他元件)；等等。

在权利要求中使用诸如“第一”、“第二”、“第三”等的序数术语来修改权利要求元素本身并不意味着一个权利要求元素在执行方法的动作的另一个或时间顺序上的任何优先级、优先级或顺序，而是仅用作将具有特定名称的一个权利要求元素与具有相同名称的另一元素区分开(但用于使用序数术语)的标签。

此外，本文使用的措辞和术语是为了描述的目的，而不应被认为是限制性的。本文中使用“包括”、“包含”、“具有”、“包含”、“涉及”及其变体意在涵盖其后列出的项目及其等同物以及附加项目。

如本文所定义和使用的所有定义应当被理解为控制词典定义、通过引用并入的文档中的定义和/或定义的术语的普通含义。

词语“示例性”在本文中用于意指用作示例、示例或图示。因此，本文描述为示例性的任何实施例、实现、过程、特征等应当被理解为说明性示例，并且除非另有说明，否则不应被理解为优选或有利示例。

因此已经描述了至少一个实施例的若干方面，应当理解，本领域技术人员将容易想到各种改变、修改和改进。这些改变、修改和改进旨在是本公开的一部分，并且旨在在本文描述的原理的精神和范围内。因此，前述描述和附图仅为举例。

Claims (20)

1.一种用于占空比误差校准的设备，所述设备包括：

多模分频器MMD电路，所述MMD电路具有输出端，所述MMD电路被配置成：

接收与第一时间延迟相对应的第一数字码，所述第一数字码被包括在与第一时间延迟范围相关联的第一多个数字码中；

将时钟信号除以除数以生成分频时钟信号；以及

将所述分频时钟信号延迟所述第一时间延迟，以生成延迟时钟信号；以及

数字控制延迟线DCDL电路，所述DCDL电路具有耦合到所述输出端的输入端，所述DCDL电路被配置成：

接收与第二时间延迟相对应的第二数字码，所述第二数字码被包括在与第二时间延迟范围相关联的第二多个数字码中；以及

将所述延迟时钟信号延迟所述第二时间延迟，以生成反馈时钟信号，所述反馈时钟信号造成基准时钟信号与所述反馈时钟信号之间的差减小。

2.根据权利要求1所述的设备，其中，所述差表示由与所述时钟信号相关联的占空比失真生成的误差，并且所述DCDL电路被配置成生成所述反馈时钟信号，以减小所述误差。

3.根据权利要求1所述的设备，其中，所述输出端是分频器输出端，并且所述MMD电路包括：

除数电路，所述除数电路具有除数输入端和除数输出端，所述除数电路被配置成：

接收所述时钟信号；以及

将所述时钟信号除以所述除数以生成所述分频时钟信号；以及

脉冲吞咽分频器电路，所述脉冲吞咽分频器电路具有分频器输入端及所述分频器输出端，所述分频器输入端耦合到所述除数输出端，所述分频器输出端耦合到所述DCDL电路的所述输入端，并且所述脉冲吞咽分频器电路被配置成：

接收所述第一数字码，所述第一数字码表示对应于所述第一时间延迟的计数阈值，所述计数阈值表示所述时钟信号的脉冲计数；

确定所述时钟信号的所接收的脉冲的计数是否满足所述计数阈值；以及

在确定所述所接收的脉冲的计数满足所述计数阈值之后，将所述延迟时钟信号输出到所述DCDL电路。

4.根据权利要求1所述的设备，其中，所述MMD电路和所述DCDL电路中的至少一者包括锁相环的至少一部分。

5.根据权利要求1所述的设备，所述设备还包括重定时器电路，所述重定时器电路具有重定时器输入端和重定时器输出端，所述重定时器输入端耦合到所述MMD电路的所述输出端，所述重定时器输出端耦合到所述DCDL输入端，并且所述MMD电路被配置成通过所述重定时器电路耦合到所述DCDL电路。

6.根据权利要求5所述的设备，其中，所述DCDL电路被配置成响应于绕过所述重定时器电路的第一确定而将所述第二延迟时钟信号延迟所述第二时间延迟，并且所述重定时器电路被配置成响应于导引所述第一延迟时钟信号通过所述重定时器电路的第二确定：

接收对应于第三时间延迟的第三数字码；以及

将所述延迟时钟信号延迟所述第三时间延迟，以生成重定时时钟信号；并且其中所述DCDL电路被配置成将所述重定时时钟信号延迟所述第二时间延迟或所述第二时间延迟范围中的第四时间延迟，以生成所述反馈时钟信号。

7.根据权利要求6所述的设备，所述设备还包括数字逻辑，所述数字逻辑被配置成进行以下各项中的至少一项：

向所述MMD电路输出所述第一数字码；

向所述DCDL电路输出所述第二数字码；或者

向所述重定时器电路输出所述第三数字码。

8.根据权利要求6所述的设备，其中，所述重定时时钟信号为第一重定时时钟信号，并且所述重定时器电路包括：

触发器电路，所述触发器电路具有触发器输入端和触发器输出端，所述触发器电路被配置成通过将所述延迟时钟信号延迟时钟周期来生成第二重定时时钟信号；以及

多路复用器电路，所述多路复用器电路具有第一多路复用器输入端和第二多路复用器输入端，所述第一多路复用器输入端耦合到所述MMD电路的所述输出端，所述第二多路复用器输入端耦合到所述第一触发器输出端，并且所述多路复用器电路被配置成：

从所述MMD电路选择所述延迟时钟信号，所述延迟时钟信号与所述第一时间延迟和所述第二时间延迟的组合相关联；或

从所述触发器电路选择第二重定时时钟信号，所述第二重定时时钟信号的选择与所述第一时间延迟、所述第二时间延迟和所述第三时间延迟的组合相关联。

9.根据权利要求8所述的设备，其中，所述触发器电路是第一触发器电路，所述触发器输入端是第一触发器输入端，所述触发器输出端是第一触发器输出端，并且所述重定时器电路包括：

第二触发器电路，所述第二触发器电路具有第二触发器输入端和第二触发器输出端，所述第一触发器输入端耦合到所述多路复用器电路的多路复用器输出端，所述第二触发器输出端耦合到所述DCDL电路的所述输入端。

10.根据权利要求1所述的设备，其中，所述MMD电路包括MMD输入端，所述MMD输入端被配置成耦合到电压控制振荡器的输出端，并且所述DCDL电路包括DCDL输出端，所述DCDL输出端被配置成耦合到与倍频器电路相关联的相位检测器的输入端。

11.根据权利要求1所述的设备，其中，所述输入端是第一DCDL输入端，所述DCDL电路包括DCDL输出端，并且所述设备还包括：

倍频器电路，所述倍频器电路具有倍频器输入端和倍频器输出端；

相位检测器电路，所述相位检测器电路具有第一相位检测器输入端、第二相位检测器输入端和相位检测器输出端端，所述第一相位检测器输入端耦合到所述倍频器输出端，所述第二相位检测器输入端耦合到所述DCDL输出端；

滤波器电路，所述滤波器电路具有滤波器输入端和滤波器输出端，所述滤波器输入端耦合到所述相位检测器输出端；

振荡器电路，所述振荡器电路具有振荡器输入端和振荡器输出端，所述振荡器输入端耦合到所述滤波器输出端，所述振荡器输出端耦合到所述DCDL输入端；以及

控制电路，所述控制电路具有控制输入端、第一控制输出端和第二控制输出端，所述控制输入端耦合到所述相位检测器输出端，所述第一控制输出端耦合到所述DCDL电路的第二DCDL输入端，并且所述第二控制输出端耦合到所述MMD电路的MMD输入端。

12.根据权利要求1所述的设备，其中，所述输入端是DCDL输入端，所述DCDL电路包括DCDL输出端，所述基准时钟信号是加倍基准时钟信号，并且所述设备还包括：

倍频器电路，所述倍频器电路具有倍频器输入端和倍频器输出端，所述倍频器电路被配置成：

接收基准时钟信号；以及

使所述基准时钟信号的频率加倍，以生成所述加倍基准时钟信号；

相位检测器电路，所述相位检测器电路具有第一相位检测器输入端、第二相位检测器输入端和相位检测器输出端，所述第一相位检测器输入端耦合到所述倍频器输出端，所述第二相位检测器输入端耦合到所述DCDL输出端，并且所述相位检测器电路被配置成生成误差信号，该误差信号表示与所述加倍基准时钟信号和所述反馈时钟信号之间的差相关联的误差；以及

控制电路，所述控制电路具有控制输入端和控制输出端，所述控制输入端耦合到所述相位检测器输出端，并且所述控制电路被配置成：

确定用所述第一时间延迟和所述第二时间延迟中的至少一者来校正所述误差；以及

生成所述第一数字码和所述第二数字码。

13.根据权利要求1所述的设备，所述设备还包括：

校准电路，所述校准电路具有校准输出端，所述校准电路被配置成将由相位检测器生成的误差信号转换为第一控制信号；以及

分数N(Frac-N)电路，所述分数N电路具有分数N输入端和分数N输出端，所述分数N输入端耦合到所述校准输出端，所述分数N电路被配置成生成用于控制所述MMD电路的第二控制信号和用于控制所述DCDL电路的第三控制信号中的至少一者。

14.一种用于占空比误差校准的设备，所述设备包括：

多模分频器MMD电路，所述MMD电路具有MMD输出端，所述MMD电路被配置成通过将时钟信号延迟与第一时间延迟范围相关联的第一时间延迟而生成第一延迟时钟信号；

重定时器电路，所述重定时器电路具有重定时器输入端和重定时器输出端，所述重定时器输入端耦合到所述MMD输出端，所述重定时器电路被配置成通过将所述第一延迟时钟信号延迟与第二时间延迟范围相关联的第二时间延迟来生成第二延迟时钟信号；以及

数字控制延迟线DCDL电路，所述DCDL电路具有耦合到所述重定时器输出端的DCDL输入端，所述DCDL电路被配置成通过与第三时间延迟范围相关联的第三时间延迟来生成第三延迟时钟信号。

15.根据权利要求14所述的设备，其中，所述第一时间延迟范围、所述第二时间延迟范围和所述第三时间延迟范围是相同的。

16.根据权利要求14所述的设备，其中，所述MMD电路、所述重定时器电路及所述DCDL电路被配置成造成所述时钟信号基于所述第一时间延迟、所述第二时间延迟及所述第三时间延迟的组合而延迟。

17.根据权利要求15所述的设备，其中，以下至少一项成立：

所述MMD电路被配置成响应于接收到对应于所述第一时间延迟的第一数字码来造成所述第一时间延迟；

所述重定时器电路被配置成响应于接收到对应于所述第二时间延迟的第二数字码来造成所述第二时间延迟；以及

所述DCDL电路被配置成响应于接收到对应于所述第一时间延迟的第三数字码来造成所述第三时间延迟。

18.一种用于占空比误差校准的方法，所述方法包括以下步骤：

接收基准时钟信号；

将所述基准时钟信号和反馈时钟信号进行比较以检测误差；

响应于基于所述比较检测到所述误差，确定所述误差是否大于阈值；以及

响应于确定所述误差大于所述阈值：

将第一时间延迟范围增加到用于从中选择时间延迟以对所述反馈时钟信号进行延迟的第二时间延迟范围；以及

使用所述时间延迟来对所述反馈时钟信号进行延迟以减小所述误差。

19.根据权利要求18所述的方法，其中，所述时间延迟是第一时间延迟，并且所述方法还包括：响应于确定所述误差小于所述阈值，使用所述第一时间延迟范围中的第二时间延迟来对所述反馈时钟信号进行延迟。

20.根据权利要求18所述的方法，其中，所述阈值是第一阈值，所述时间延迟是第一时间延迟，并且所述方法还包括：

响应于确定所述误差大于第二阈值：

将所述第一时间延迟范围增加到大于所述第二时间延迟范围的第三时间延迟范围；以及

使用所述第三时间延迟范围中的第二时间延迟来对所述反馈时钟信号进行延迟。