JP5113263B2 - 自己訂正する位相デジタル伝達関数を有する位相ロックループ - Google Patents

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Description

本開示の実施形態は、完全デジタル位相ロックループ（ＡＤＰＬＬ）の中の位相デジタル変換器（ＰＤＣ）の伝達関数(transfer function)の訂正に関する。
位相ロックループ(Phase-locked loops)は、セルラー電話のレシーバおよびトランスミッタの局部発振器(local oscillators)での使用を含めて、多数の用途で使用される。これまでは、セルラー電話で使用されるような位相ロックループは、一般にアナログ回路を用いてインプリメントされた。しかしながら、より最近では、位相ロックループのデジタルインプリメンテーションが、使用されてきている。これらの位相ロックループは、多くの場合に、完全デジタル位相ロックループ(All-Digital Phase-Locked Loops)（ＡＤＰＬＬ）と称される。例えば、いわゆる位相デジタル変換器ＰＬＬ(Phase-to-Digital Converter PLLs)（ＰＤＣ ＡＤＰＬＬ）と、いわゆる時間デジタルＰＬＬ(Time-to-Digital PLLs)（ＴＤＣ ＡＤＰＬＬ）とを含めて、いくつかのカテゴリのＡＤＰＬＬ回路が存在する。
図１（先行技術）は、ＴＤＣ ＡＤＰＬＬ１のハイレベルの簡略化された概念回路図である。ＴＤＣ ＡＤＰＬＬ１は、デジタル同調ワード(digital tuning words)のストリームを出力するループフィルタ(loop filter)２を必要とする。デジタル制御発振器(Digitally Controlled Oscillator)（ＤＣＯ）３は、デジタル同調ワードを受け取り、そしてその周波数が、デジタル同調ワードによって決定される対応する信号ＨＣＬＫを出力する。時間デジタル変換器(Time-to-Digital Converter)（ＴＤＣ）４は、ＨＣＬＫ信号、ならびに基準クロック(reference clock)ＦＲＥＦを受け取り、そして位相誤差ワード(phase error word)の小数部分(fractional part)を出力する。位相誤差ワードは、ＦＲＥＦ信号とＨＣＬＫ信号との間の位相誤差を示している。アキュムレータ(accumulator)５は、位相誤差ワードの整数部分を出力する。加算器(summer)６は、デジタル位相誤差ワードのストリームを出力するために、対応する整数部分(integer portions)と小数部分(fractional portions)とを合計する。デジタル位相誤差ワードのストリームは、ループフィルタ２に供給される。ループがロックされるときに、ＨＣＬＫの位相は、基準クロックＦＲＥＦの位相にロックされる。ＴＤＣ ＡＤＰＬＬについての追加の情報のためには、スタツヴェスキー他(Staszweski et al.)による「９０−ｎｍＣＭＯＳにおける周波数合成のための１．３Ｖ、２０ｐｓの時間デジタル変換器(1.3 V 20 ps Time-to-Digital Converter for Frequency Synthesis in 90-nm CMOS)」、回路およびシステムについてのＩＥＥＥトランザクション−ＩＩ、５３巻、Ｎｏ．３、２００６年３月(IEEE Transactions on Circuits and Systems -II, Vol.53, No.3, March 2006)という名称の論文を参照されたい。
図２（先行技術）は、図１のＴＤＣ４の回路図である。ＴＤＣ４は、インバータ７のチェーンと、関連する１組のフリップフロップ８と、デコーダ９と、自己較正正規化回路(self-calibrating normalization circuitry)１０〜１２と、を含む。図３（先行技術）は、それらの信号がＴＤＣ４の入力に供給されるときの、信号ＦＲＥＦとＨＣＬＫとを示す波形図である。図４（先行技術）は、インバータ７のチェーンに沿って対応するインバータによって出力される値Ｄ１〜Ｄ１０を示す波形図である。波形図の中の垂直破線１３によって示される時点において、１組のフリップフロップ８は、信号ＦＲＥＦの立ち上がりエッジによってクロックされる。次いで、様々なインバータの値は、並列にワードＱ（１：１０）としてデコーダ９へと出力される。ワードＱ（１：１０）は、ＦＲＥＦの立ち上がりエッジと、ＨＣＬＫの立ち上がりおよび立ち下がりのエッジとの間の時間間隔(time separation)上の情報を含んでいる。ワードＱ（１：１０）は、６ビットの立ち下がり時間値Δｔｆと、６ビットの立ち上がり時間値Δｔｒとを出力するようにデコーダ(decoder)９によって復号される。６ビットの立ち下がり時間値Δｔｆは、ＨＣＬＫの立ち下がりエッジと、ＦＲＥＦの立ち上がりエッジとの間の時間を示している。６ビットの立ち上がり時間値Δｔｒは、ＨＣＬＫの立ち上がりエッジと、ＦＲＥＦの立ち上がりエッジとの間の時間を示している。図２に示されるように、値Δｔｆは、乗算器１２によって正規化された後の、ＴＤＣの出力ＯＵＴである。インバータチェーンのインバータを通した遅延が、プロセス、電圧および／または温度における変動に起因して変化すべきであった場合、そのときには結果として生じる値Δｔｒはまた、変化することになり、そして位相デジタル変換利得は、変化することになる。ＴＤＣは、それ故に、プロセス、電圧および温度(process, voltage and temperature)（ＰＶＴ）の変化にわたってのインバータ遅延における変動を明らかにする(account for)ように自己較正する。ブロック１０および１１は、Δｔｒ値のストリームを自己較正するために、乗算器１２に供給される値を生成する。
図５（先行技術）は、位相デジタル変換器完全デジタル位相ロックループ（ＰＤＣ ＡＤＰＬＬ）の１つの回路トポロジ１４の簡略化されたブロック図である。１つのＰＤＣ ＡＤＰＬＬにおいて、ループフィルタ１５は、位相デジタル変換器１６から符号つき数字を受け取ることになる。しかしながら、図２のＴＤＣ ＡＤＰＬＬトポロジは、正の値および負の値のΔｔｒ値を生成しない。さらに、ＰＤＣ ＡＤＰＬＬの中のループ分周器(loop divider)１７の出力ＤＩＶ＿ＯＵＴの周期は、ループ分周器１７が、分周する(divide)値に応じて、ＨＣＬＫの周期よりも何倍（例えば、千倍）も長くなることができる。ＤＩＶ＿ＯＵＴという全体がハイ(entire high)のパルスを取り込むのに十分に長い遅延チェーン(delay chain)を提供することは、実行不可能で、そして非現実的である可能性がある。さらに、図２のＴＤＣ ＡＤＰＬＬにおいて使用される技法は、インバータのチェーンの中にＤＣＯ出力信号ＨＣＬＫを供給することを必要とする。ＤＣＯ出力信号ＨＣＬＫが、４ＧＨｚなどの高周波数のものである場合、そのときにはＨＣＬＫを受け取る、遅延チェーンのインバータは、高周波数においてスイッチするように行われであろう。インバータが、相補的論理（ＣＭＯＳ）インバータである場合、そのときには回路の電流消費は、望ましくないように高くなるであろう。したがって、図２の先行技術の技法は、望ましくなく、そして複数の理由のためにＰＤＣ ＡＤＰＬＬの中の自己較正のために効果的に使用されることができない。
位相デジタル変換器完全デジタル位相ロックループ（ＰＤＣ ＡＤＰＬＬ）は、位相デジタル変換器と、デジタルループフィルタと、デジタル制御発振器（ＤＣＯ）と、ループ分周器と、を含む。ループ分周器は、小数除数値(fractional divisor value)Ｎ．ｆによって時間と共に(over time)分周するように、シグマデルタ変調器(sigma-delta modulator)によって制御され、そこでＮは、整数部分(integer portion)であり、ｆは、小数部分(fractional portion)である。位相デジタル変換器は、基準信号源から基準クロック信号ＸＯを受け取り、そしてループ分周器からフィードバック信号ＤＩＶ＿ＯＵＴを受け取り、そして第２の位相誤差ワードのストリームを生成する。第２の位相誤差ワードのストリームは、デジタルループフィルタへと供給される。位相デジタル変換器は、位相デジタル変換器部分、ならびに新規訂正部分を含む。位相デジタル変換器部分は、基準信号ＸＯと、フィードバック信号ＤＩＶ＿ＯＵＴとを受け取り、そして第１の位相誤差ワードのストリームを生成する。新規訂正部分は、第１の位相誤差ワードのストリームを受け取り、そして新規処理を実行し、そして第２の位相誤差ワードのストリームを生成する。
一例においては、位相デジタル変換器部分は、傾斜(slope)を示す位相デジタル伝達関数(phase-to-digital transfer function)を有する。傾斜は、位相デジタル変換器部分における遅延線(delay line)の中の遅延要素の伝搬遅延の変化によって影響を受ける。ある場合には、遅延要素伝搬遅延の変化は、ＰＶＴ（プロセス、供給電圧、および／または温度）における変化に起因している。新規訂正回路は、位相デジタル変換器部分と訂正部分とが、一緒に、その傾斜が遅延要素伝搬遅延の変化とは実質的に独立している全般的位相デジタル伝達関数を有するように、第１の位相誤差ワードのストリームを受け取り、そして第２の位相誤差ワードのストリームを生成する。
特定の１つのインプリメンテーションにおいては、訂正部分は、第１の第１の位相誤差ワードｄＴｉ−１と、第２の第１の位相誤差ワードｄＴｉとを受け取るデジタル論理の量であり、ここで第１の位相誤差ワードのうちの一方は、ループ分周器が、除数値Ｎによって分周しているときに生成され、そしてそこで第１の位相誤差ワードのうちの他方は、ループ分周器が、除数値Ｎ＋１によって分周しているときに生成される。訂正回路は、ｄＴｉとｄＴｉ−１との間の差を決定し、そして乗数値を決定するためにこの差を使用する。次いで、訂正部分は、結果として生じる第２の位相誤差ワードの位相デジタル伝達関数の傾斜が、正規化され、そして遅延要素伝搬遅延の変化とは実質的に独立しているように、第１の位相誤差ワードを正規化するためにその乗数値を使用する。一例においては、フィードバック信号ＤＩＶ＿ＯＵＴの周期は、位相デジタル変換器部分の全遅延線を通しての伝搬遅延時間の２倍よりも実質的に大きい。ＰＤＣ ＡＤＰＬＬが、動作するときに、訂正部分は、位相デジタル変換器部分と、訂正部分との全般的位相デジタル伝達関数の傾斜が、一緒に、実質的に一定であるように、乗数値を調整する。
別の例においては、位相デジタル変換器部分の位相デジタル伝達関数(phase-to-transfer function)は、利得ミスマッチ不完全性(gain mismatch imperfection)を示す。訂正部分は、位相デジタル伝達関数(phase-to-transfer function)の第１の部分の伝達関数の傾斜が、第１のやり方で調整されるように、そして位相デジタル伝達関数(phase-to-digital function)の第２の部分の伝達関数の傾斜が、第２のやり方で調整されるように、第２の組の第１の位相誤差ワードとは異なるように第１の組の第１の位相誤差ワードを処理する。結果は、（位相デジタル変換器部分と訂正部分との一緒の）全般的位相デジタル伝達関数が、利得ミスマッチを示していないことである。
別の例においては、位相デジタル変換器部分の位相デジタル伝達関数(phase-to-transfer function)は、オフセットミスマッチ不完全性(offset mismatch imperfection)を示す。第１の位相誤差ワードのストリームから、訂正部分は、（位相デジタル変換器部分と訂正部分との一緒の）全般的位相デジタル伝達関数が、オフセットミスマッチを示さないように、オフセットの大きさを決定し、そして次いでオフセットの決定された大きさだけ第１の位相誤差ワードのうちの適切なものを調整する。特定の一実施形態においては、新規訂正部分は、遅延要素変動と、利得ミスマッチと、オフセットミスマッチとについて訂正する純粋なデジタル論理の量である。
上記は、概要であり、それ故に、必然的に、詳細についての簡略化、一般化、および省略を含んでおり、したがって当業者は、本概要が、例示的なものにすぎず、そして決して限定することを意味してはいないことを理解するであろう。ここにおいて説明されるデバイスおよび／またはプロセスの他の態様、発明の特徴、および利点は、ただ単に特許請求の範囲によって定義されるように、ここにおいて述べられる非限定的な詳細な説明の中で明らかになるであろう。
図１（先行技術）は、時間デジタル変換器完全デジタル位相ロックループ（ＴＤＣ ＡＤＰＬＬ）の回路図である。 図２（先行技術）は、図１のＴＤＣ ＡＤＰＬＬ内の時間デジタル変換器４のより詳細な回路図である。 図３（先行技術）は、それらの信号が、図１のＴＤＣ ＡＤＰＬＬのＴＤＣ４の入力に供給されるときの信号ＦＲＥＦとＨＣＬＫとを示す波形図である。 図４（先行技術）は、図１のＴＤＣ ＡＤＰＬＬのＴＤＣ４のオペレーションを示す波形図である。 図５（先行技術）は、位相デジタル変換器完全デジタル位相ロックループ（ＰＤＣ ＡＤＰＬＬ）の簡略化されたブロック図である。 図６は、新規の一態様に従う、特定の一タイプのモバイル通信デバイス１００の非常に簡略化されたハイレベルのブロック図である。 図７は、図６のＲＦトランシーバ集積回路１０３のより詳細なブロック図である。 図８は、ＲＦトランシーバ集積回路１０３の局部発振器１０６をさらに詳細に示す回路図である。 図９Ａは、正の位相状態における局部発振器１０６の中のＰＦＤ１３３のオペレーションを示す波形図である。 図９Ｂは、負の位相状態における局部発振器１０６の中のＰＦＤ１３３のオペレーションを示す波形図である。 図１０は、どのように図８の局部発振器１０６の中のＤＬＰＤＣ１３４が動作するかを示す簡略化された回路図と、関連する波形図とである。 図１１は、局部発振器１０６の中のＰＤＣ１２６の簡略化されたブロック図である。 図１２は、どのようにして新規訂正部分１３２が、ＤＬＰＤＣ１３４の位相デジタル伝達関数の中の利得変化を訂正するかを示している。 図１３は、図１３Ａと図１３Ｂとを含む図である。 図１３Ａは、新規訂正部分１３２を通しての処理のフローを示すフローチャートである。 図１３Ｂは、新規訂正部分１３２を通しての処理のフローを示すフローチャートである。 図１４は、どのようにして新規訂正回路１３２が、遅延要素伝搬遅延の変化に起因した（例えば、ＰＶＴ変化に起因した）ＤＬＰＤＣ位相デジタル伝達関数利得における変化について訂正するかの一例を示している。 図１５は、図１４の訂正オペレーションを示すグラフである。 図１６は、どのようにして新規訂正部分１３２が、ＤＬＰＤＣ位相デジタル伝達関数の中の利得ミスマッチ不完全性を訂正するかを示している。 図１７は、どのようにして新規訂正回路１３２が、ＤＬＰＤＣ位相デジタル伝達関数の中の利得ミスマッチ不完全性について訂正するかの一例を示している。 図１８は、図１７の訂正オペレーションを示すグラフである。 図１９は、どのようにして新規訂正部分１３２が、ＤＬＰＤＣ位相デジタル伝達関数の中のオフセットミスマッチ不完全性を訂正するかを示している。 図２０は、どのようにして新規訂正回路１３２が、ＤＬＰＤＣ位相デジタル伝達関数の中のオフセットミスマッチ不完全性について訂正するかの一例を示している。 図２１は、図２０の訂正オペレーションを示すグラフである。 図２２は、新規の一態様に従う方法の簡略化されたフローチャートである。
詳細な説明
図６は、新規な一態様に従う、特定の一タイプのモバイル通信デバイス１００の非常に簡略化されたハイレベルのブロック図である。この例においては、モバイル通信デバイス１００は、符号分割多元接続(Code Division Multiple Access)（ＣＤＭＡ）セルラー電話通信プロトコルを使用したセルラー電話である。セルラー電話は、（図に示されていないいくつかの他の部分のうちに））アンテナ１０２と、２つの集積回路１０３および１０４と、を含む。集積回路１０４は、「デジタルベースバンド集積回路」または「ベースバンドプロセッサ集積回路」と呼ばれる。集積回路１０３は、ＲＦトランシーバ集積回路である。ＲＦトランシーバ集積回路１０３は、それが、トランスミッタならびにレシーバを含むので、「トランシーバ」と呼ばれる。
図７は、図６のＲＦトランシーバ集積回路１０３のより詳細なブロック図である。レシーバは、「受信チェーン(receive chain)」と呼ばれるもの１０５、ならびに局部発振器（ＬＯ）１０６、を含む。セルラー電話が、受信しているときに、高周波数ＲＦ信号１０７が、アンテナ１０２上で受信される。信号１０７からの情報は、デュプレクサ(duplexer)１０８と、マッチングネットワーク(matching network)１０９と、受信チェーン１０５とを通過する。信号１０７は、低雑音増幅器(low noise amplifier)（ＬＮＡ）１１０によって増幅され、そしてミキサ１１１によって周波数をダウンコンバートされる。結果として生じるダウンコンバートされた信号は、ベースバンドフィルタ１１２によってフィルタがかけられ、そしてデジタルベースバンド集積回路１０４へと渡される。デジタルベースバンド集積回路１０４の中のアナログデジタル変換器１１３は、信号をデジタル形式へと変換し、そして結果として生じるデジタル情報は、デジタルベースバンド集積回路１０４の中のデジタル回路によって処理される。デジタルベースバンド集積回路１０４は、局部発振器出力１１４上でミキサ１１１に対して供給される局部発振器信号（ＬＯ）の周波数を制御することによってレシーバを同調させる。
セルラー電話が、送信している場合、そのときには送信されるべき情報は、デジタルベースバンド集積回路１０４の中のデジタルアナログ変換器１１５によってアナログ形式へと変換され、そして「送信チェーン(transmit chain)」１１６へと供給される。ベースバンドフィルタ１１７は、デジタルアナログ変換プロセスに起因した雑音をフィルタをかけて除去する。次いで局部発振器１１９の制御下のミキサブロック１１８は、信号を高周波数信号へとアップコンバートする。駆動増幅器(Driver amplifier)１２０と外部電力増幅器１２１とは、アンテナ１０２を駆動するために高周波数信号を増幅し、その結果、高周波数ＲＦ信号１２２は、アンテナ１０２から送信されるようになる。
図８は、局部発振器１０６をさらに詳細に示す回路図である。局部発振器１０６は、水晶発振器１２３と、位相デジタル(Phase-to-Digital)（ＰＤＣ）完全デジタル位相ロックループ（ＡＤＰＬＬ）１２４と、を含む。デジタルベースバンド集積回路１０４は、ＲＦトランシーバ集積回路１０３へと制御情報を送ることにより局部発振器出力信号ＬＯの周波数を制御する。この制御情報は、小数Ｆ除数値(fractional F divisor value)（Ｎ．ｆ）を決定する。図８における矢印１２５は、この制御情報の転送を表しており、そして制御情報が渡される特定の接続を表してはいない。例えば、制御情報は、他の情報と一緒に直列バス(serial bus)を通して集積回路１０４から集積回路１０３へと通信されることができる。
ＰＤＣ ＡＤＰＬＬ１２４は、位相デジタル変換器（ＰＤＣ）１２６と、デジタルループフィルタ１２７と、デジタル制御発振器（ＤＣＯ）１２８と、ループ分周器１２９と、シグマデルタ変調器１３０と、を含む。ＰＤＣ１２６は、次に、位相デジタル変換器部分１３１と、訂正部分１３２と、を含む。ＰＤＣ部分１３１は、位相周波数検出器(Phase-Frequency Detector)（ＰＦＤ）１３３と、遅延線位相デジタル変換器(Delay Line Phase-to-Digital Converter)（ＤＬＰＤＣ）１３４と、を含む。ＤＣＯ１２８は、８ビットデジタル同調ワードのストリームを受け取る。ある与えられた時刻に、ＤＣＯ１２８によって受け取られるデジタル同調ワードは、ＤＣＯ１２８によって出力される局部発振器出力信号ＬＯの周波数を決定する。局部発振器信号ＬＯは、この例においては、４ＧＨｚ帯におけるデジタル信号である。
ループ分周器１２９は、ライン１３５を経由してシグマデルタ変調器１３０から受け取られる多ビットデジタル除数値によって単一ビットの局部発振器信号を周波数分周し、そして結果として生じる分周された(divided-down)単一ビットの信号ＤＩＶ＿ＯＵＴを導体１３６上へ、そしてＰＦＤ１３３の第２の入力１３７へと出力する。シグマデルタ変調器１３０は、時間と共に、ＬＯの周波数が、小数Ｆ値(fractional F value)Ｎ．ｆによって分周されるように、時間と共に除数値を整数値Ｎから次の整数Ｎ＋１へと変更する。小数Ｆ値「Ｎ．ｆ」の中の「Ｎ」は、整数を表すのに対して、小数値(fractional value)「Ｎ．ｆ」の中の「．ｆ」は、小数値を表す。上記に説明されるように、それによってループ分周器が、分周する小数値Ｎ．ｆは、デジタルベースバンド集積回路１０４から受け取られた後に局部発振器１０６に知られている。
ＰＤＣ部分１３１は、ＰＦＤ１３３の第１の入力１３８上で水晶発振器１２３からの基準クロック信号を受け取り、そしてまたＰＦＤ１３３の第２の入力１３７上でＤＩＶ＿ＯＵＴを受け取る。ＰＤＣ部分１３１は、第１の位相誤差ワードｄＴｉのストリームを導体１３９上へと出力する。この例においては、おのおのの第１の位相誤差ワードは、８ビットのデジタル値であり、その第１のビットは、符号ビットである。符号ビットは、入力１３７上のＤＩＶ＿ＯＵＴ信号の位相に関する入力１３８上のＸＯ信号の位相を示す。位相誤差ワードの残りの７ビットは、２つの信号が、互いに位相がずれている程度を示す数字である。
新規訂正部分１３２は、第１の位相誤差ワードｄＴｉのストリームを受け取り、そして第２の位相誤差ワードｄＴｉ＿ｃｏｒｒのストリームを出力する。おのおのの第２の位相誤差ワードはまた、８ビットのデジタル値であり、その第１のビットは、符号ビットである。新規訂正部分１３２のオペレーションは、下記の説明においてさらに詳細に説明される。
デジタルループフィルタ１２７は、第２の位相誤差ワードｄＴｉ＿ｃｏｒｒのストリームを受け取り、そしてフィルタがかけられたストリームの値を出力する。デジタルループフィルタ１２７によって受け取られるおのおのの第２の位相誤差ワードについてデジタルループフィルタ１２７から出力される１つのそのような値が存在する。デジタルループフィルタ１２７によって出力される値は、ここでデジタル同調ワードと称される。
ＰＤＣ１２６と、デジタルループフィルタ１２７と、ＤＣＯ１２８と、ループフィルタ１２９とは、ＤＩＶ＿ＯＵＴの位相が、基準クロック信号ＸＯの位相に関してロックされるように、位相ロックループとして一緒に機能する。ＤＩＶ＿ＯＵＴの周波数Ｆ２は、基準クロック信号ＸＯの周波数と同じである。現在の例においては、基準クロック信号ＸＯの周波数は、２０ＭＨｚである。ループ分周器１２９は、小数Ｆ値Ｎ．ｆによって周波数分周するので、局部発振器出力信号ＬＯの周波数は、Ｆ２＊（Ｎ．ｆ）である。例えば、Ｎ．ｆが、２００．１であり、そしてＦ２が、２０ＭＨｚである場合、そのときにはＬＯの周波数Ｆ１は、４．００２ＧＨｚである。
図９Ａは、ＰＦＤ１３３のオペレーションを示す波形図である。ＰＦＤ１３３は、３つのデジタル信号ＵＰ、ＤＮおよびＳを出力する。信号ＵＰは、基準クロック信号ＸＯの立ち上がりエッジ上でハイ(high)に遷移する。信号ＤＮは、ＤＩＶ＿ＯＵＴ信号の立ち上がりエッジ上でハイに遷移する。信号ＵＰとＤＮとの両方がハイにアサートされて間もなく後に、信号ＵＰとＤＮとの両方は、非同期的にロー(low)に遷移するようにされる。ＵＰ信号とＤＮ信号とは、ＤＬＰＤＣ１３４に対して通信される。信号Ｓは、符号信号である。ＤＩＶ＿ＯＵＴ信号が、ハイに遷移する前に、基準クロック信号ＸＯが、ハイに遷移する場合、そのときには符号信号Ｓは、デジタルの０であり、そうでない場合には、符号信号Ｓは、デジタルの１である。
図１０は、どのようにＤＬＰＤＣ１３４が、ＵＰ信号とＤＮ信号とを第１の位相誤差ワードｄＴｉへと変換するかを示す簡略化された回路図と、関連する波形図とである。ＤＬＰＤＣ１３４は、１対のマルチプレクサ１４０、１４１と、遅延要素のチェーン１４２と、１組の順次論理要素１４３と、エンコーダ１４４と、を含む。遅延要素のチェーン１４２はまた、遅延線とも称される。示された例の中の遅延要素は、インバータである。示された例の中の順次論理要素は、フリップフロップである。図９Ａに示された入来信号ＸＯとＤＩＶ＿ＯＵＴとの正の位相状態を考える。ＸＯの第１の立ち上がりエッジは、信号ＵＰが、ローからハイへと遷移するようにする。符号信号Ｓは、デジタル論理ローである。信号ＵＰのローからハイへの遷移は、それ故に、マルチプレクサ１４０を通して渡され、そして信号Ｄとして遅延線１４２へと導入される。立ち上がりエッジは、左から右へと遅延線を通して伝搬する。「１回目(FIRST TIME)」とラベル付けされる上方の２つの波形は、立ち上がりエッジが、遅延線の３つのインバータを通して伝搬している１回目を示す。「２回目(SECOND TIME)」とラベル付けされる次の２つの波形は、立ち上がりエッジが、遅延線のより多くのインバータを通して伝搬しているその後の時刻を示す。次に、ＤＩＶ＿ＯＵＴ信号は、図９Ａの位相の例においてハイへと遷移する。このローからハイへの遷移は、ＤＮ信号が、ローからハイへと遷移するようにする。図１０に示されるように、ＤＮ信号は、フリップフロップ１４３のクロック入力リード線上の信号Ｌとしてマルチプレクサ１４１を通して供給される。すべてのフリップフロップは、信号Ｌの立ち上がりエッジ上で同じ時刻にデータを取り込むようにクロックされる。１つのフリップフロップのデータ入力Ｄが、遅延線の中のインバータ出力のおのおのそれぞれ１つに結合されるので、フリップフロップ取り込み情報は、ＵＰの立ち上がりエッジが、Ｌ信号の立ち上がりエッジが起きる前に遅延線１４２をどれだけ下方に離れて進んでいるかを示している。「３回目(THIRD TIME)」とラベル付けされる最下部の２つの波形は、フリップフロップが、クロックされるようにする、信号Ｌがハイに遷移する時刻を示す。矢印１４５は、信号Ｄのローからハイへの波面が、信号Ｌの立ち上がりエッジが起きる前に遅延線をどれだけ下方に離れて進んでいるかを示している。エンコーダ１４４は、符号信号Ｓと一緒にフリップフロップ１４３の出力を受け取り、そしてその情報を８ビットの符号付きの第１の位相誤差ワードｄＴｉへと符号化する。
図９Ｂは、ＤＩＶ＿ＯＵＴ信号がハイへ遷移した後に、基準クロック信号ＸＯがハイに遷移するときのＰＦＤ１３３のオペレーションを示す波形図である。図９Ａの例におけるように、ＰＦＤ１３３は、ＤＩＶ＿ＯＵＴ信号の立ち上がりエッジ上で信号ＤＮをハイにアサートし、そして基準クロック信号ＸＯの立ち上がりエッジ上で信号ＵＰをハイにアサートする。また、図９Ａの例におけるように、信号ＵＰとＤＮとの両方が、ハイにアサートされて間もなく後に、信号ＵＰとＤＮとの両方は、非同期的にローに遷移するようにされる。しかしながら、図９Ｂの例においては、符号信号Ｓは、信号ＸＯが、信号ＤＩＶ＿ＯＵＴの後にハイに遷移するので、デジタルハイ値を有する。マルチプレクサ１４０は、それ故にＤＮ信号を信号Ｄとして遅延線１４２へと供給し、そしてマルチプレクサ１４１は、ＵＰ信号を信号Ｌとしてフリップフロップ１４３のクロック入力リード線上へと供給する。たとえ図９Ａと９Ｂとの例におけるＸＯ信号とＤＩＶ＿ＯＵＴ信号との相対位相が異なるとしても、図９Ａと９ＢとのＤおよびＬの波形は、類似して見えることに注意すべきである。それ故に、Ｄ信号のローからハイへの遷移は、信号Ｌのローからハイへの遷移が起きる前に、図９Ａの例においては、図９Ｂの例におけると同じ距離だけ遅延線１４２を下方に移動する。しかしながら、図９Ｂの例においては、符号信号Ｓの値は、図９Ａの例においてそれがデジタルローであったのとは対照的に、デジタルハイである。
図１１は、符号付きの第１の位相誤差ワードｄＴｉの表現を示しているＰＤＣ１２６の簡略化されたブロック図である。
図１０の遅延線１４２の遅延要素を通した遅延は、必ずしも一定とは限らず、そうではなくていくつかの理由のうちの任意の１つに起因して変化する可能性がある。遅延は、プロセス、供給電圧、および／または動作温度（ＰＶＴ）にわたって変化する可能性がある。信号ＸＯとＤＩＶ＿ＯＵＴとの間の位相は、いくつかの遅延要素遅延の観点から位相デジタル変換器部分１３１によって測定されるので、遅延要素を通しての伝搬遅延が、変化すべきであった場合、そのときには位相デジタル変換器部分１３１から出力されるようなｄＴｉの第１の位相誤差ワードは、たとえＸＯ対ＤＩＶ＿ＯＵＴの信号の実際の位相が、一定のままであるべきであったとしても、変化することになる。
図１２は、ＤＬＰＤＣ１３４の位相デジタル伝達関数をｄＴｉとラベル付けされた線１４６として示している。ＸＯ信号対ＤＩＶ＿ＯＵＴ信号の位相が増大するにつれて、ＤＬＰＤＣ１３４から出力されるデジタル値ｄＴｉもまた、そのようになる。線１４６によって表される伝達関数は、線形である。残念ながら、温度の変化は、伝達関数線１４６の傾斜を変化させる可能性がある。伝達関数の傾斜（傾斜は、「利得」とも称される）におけるそのような変化は、望ましくなく、そして望ましくないやり方でＰＤＣ ＡＤＰＬＬのオペレーションを変化させる可能性がある。利得における変化は、例えば、位相ロックループの帯域幅を変化させる可能性があり、そしてそれ故にＡＤＰＬＬのロックまでの時間(time-to-lock)を変化させる可能性がある。様々な通信プロトコルは、レシーバ局部発振器１０６のＡＤＰＬＬのロックまでの時間に対して異なる要件を出す。この理由および他の理由のために、位相デジタル伝達関数の利得は、無理なく可能なようにＰＶＴにわたってできる限り一定であることが望ましい。
新規の一態様に従って、新規訂正部分１３２が、提供される。新規訂正部分１３２は、位相デジタル変換器１２６の全般的位相デジタル伝達関数の傾斜が、実質的に一定のままにとどまるように、第１の位相誤差ワードｄＴｉのストリーム上で、そのストリームを第２の位相誤差ワードｄＴｉ＿ｃｏｒｒのストリームへと変換するためにある関数を実行する。第１の位相誤差ワードのストリームの位相デジタル伝達関数の傾斜は、正規化された傾斜１４７を有するように正規化され、その結果、たとえＰＶＴにおける変化が、遅延線１４２の中で伝搬遅延の変化を引き起こすとしても、第２の位相誤差ワードの傾斜は、常に同じ傾斜を有するようになる。訂正された第２の位相誤差ワードの位相デジタル伝達関数は、図１２の中で線１４７によって表される。
図１３Ａおよび１３Ｂは、訂正部分１３２によって実行されるオペレーションを示している。図１３Ａにおいて、ＤＬＰＤＣ１３４からの出力としてのｄＴｉの第１の位相誤差ワードのストリームは、処理ブロック２０１への矢印２００によって示されるように受け取られる。受け取られた各ｄＴｉ値について、対応するＮ．ｆのループ分周器の値が存在する。Ｎ．ｆ値の小数部分ｆが、０．５より大きい場合、そのときには値Ｎ０は、整数部分Ｎに設定され、そして値ｋは、小数のｆ部分になるように設定される。他方では、Ｎ．ｆの小数部分ｆが、０．５より小さい場合、そのときには値Ｎ０は、整数Ｎ＋１になるように設定され、そして値ｋは、値１−ｆになるように設定される。おのおののｄＴｉの第１の位相誤差ワードが受け取られるときに、対応する値Ｎ０とｋとは、決定される。
次に、ｄＴｉの第１の位相誤差ワードが、負の値である場合、そのときには処理は、矢印２０２によって示されるように乗算機能(multiplication function)２０３へと進み、そうでなくてｄＴｉの位相誤差ワードが、ゼロまたは正である場合、そのときには処理は、矢印２０４によって示されるように乗算機能２０５へと進む。表記ｄＴｉは、第１の位相誤差ワードを示すのに対して、表記ｄＴｉ−１は、以前に生成された第１の位相誤差ワードを示す。
ｄＴｉの位相誤差ワードが、負である場合、そして以前のｄＴｉ−１が、負でない場合、そのときには乗数値Ｍ１ ２０６は、変更されない。矢印２０２によって表されるように乗算機能２０３に入るｄＴｉの位相誤差ワードは、Ｍ１によって乗算され、そしてその結果は、矢印２０７によって示されるように多重化機能(multiplexing function)２０８へと供給される。それ故に、ｄＴｉの位相誤差ワードは、多重化機能２０８の出力へと供給され、そして矢印２０９上で値ｄＴｉ＿ｎｏｒｍになる。
しかしながら、ｄＴｉの位相誤差ワードが、負であり、そして以前のｄＴｉ−１の位相誤差ワードもまた、負である場合、そのときには乗数値Ｍ１は、アップデートされる。ｄＴｉと、以前のｄＴｉ−１との間の差が、決定される。処理ブロック２１０の中で、最後の１０個のそのような差の移動平均(running average)が、保持される。その移動平均は、矢印２１１によって示されるように処理ブロック２１２へと供給される。ブロック２１２において、乗数Ｍ１は、移動平均の逆数を取ることと、次いでこの逆数を値ｋによって乗算することとによって、決定される。
したがって、破線１４６上に配置される、図１２における負のｄＴｉ「デジタル出力(DIGITAL OUT)」値では、負の値は、ｄＴｉ値が図１２のグラフにおいて垂直次元の中で移動されるように、乗数Ｍ１によって乗算され、その結果、結果として生じるｄＴｉ＿ｎｏｒｍ値は、位相デジタル伝達関数線１４７上にあるようになる。同様に、以前の負のｄＴｉ−１値はまた、ｄＴｉ−１値が図１２のグラフにおいて垂直次元の中で移動されるように、乗数Ｍ１によって乗算され、その結果、結果として生じるｄＴｉ−１＿ｎｏｒｍ値は、位相デジタル伝達関数線１４７上にあるようになる。オフセットミスマッチ（オフセットミスマッチは、以下で説明される）が存在しない場合、そのときにはｄＴｉ＿ｎｏｒｍ値、ｄＴｉ＿ｎｏｒｍとｄＴｉ−１＿ｎｏｒｍと、は、ただ図１３Ｂのオペレーションを不変のまま通過し、そして図１３Ｂの処理から、訂正されたｄＴｉ＿ｃｏｒｒとｄＴｉ−１＿ｃｏｒｒとの第２の位相誤差ワードとして出力される。
このＰＶＴ遅延正規化の背後にある原理は、ＤＣＯ出力周波数Ｆ１が、ロックされ、そしてＰＬＬが、ロック状態にあるときに約０．１ｐｐｍ(0.1 parts per million)に実質的に固定されることであり、そしてこれは、ＰＶＴ変化に起因した遅延要素遅延における変化にわたって真のままである。それ故に、ＤＣＯ期間ＴＤＣＯは、固定され、そして基準クロックＸＯの知られている期間によってＮ．ｆを乗算することにより決定されることができる。以下の式１の関係は、それ故に真である。式１において、Ｎｉは、ｄＴｉが測定されたときにループ分周器１２９が、分周した除数値Ｎを表す。
ｄＴｉ−ｄＴｉ−１＝（Ｎｉ−Ｎ．ｆ）＊Ｔｖｃｏ （式１）
式の左辺の単位は、遅延要素の遅延である。式の右辺の単位は、秒である。それ故に、式１は、ＰＬＬが動作しているときに、位相デジタル変換器１２６の中の遅延要素の秒における遅延を決定するために使用されることができる。また、（ｄＴｉ−ｄＴｉ−１）は、遅延要素の遅延に比例している。ひとたび（ｄＴｉ−ｄＴｉ−１）が、遅延要素の遅延に比例していることが認識された後に、値（ｄＴｉ−ｄＴｉ−１）は、遅延要素の遅延における変化を明らかにするためにｄＴｉ測定値を正規化するために使用されることができることが認識される。したがって、図１３Ａのプロセスフローの中で、おのおのの負のｄＴｉ値は、値（ｄＴｉ−ｄＴｉ−１）によって効果的に分周される。第２の位相誤差ワードの訂正されたストリームの実際の傾斜は、第２の位相誤差ワードのストリームの傾斜が遅延要素の伝搬遅延における変化と共に変化しないことを保証しているほど重要ではない。したがって、値ｋによって（ｄＴｉ−ｄＴｉ−１）の移動平均の逆数を乗算することによる、処理ブロック２１２における乗算値(multiplication value)Ｍ１の決定は、オプショナルである。値ｋは、結果として生じる正規化された伝達関数の傾斜に影響を及ぼす。
図１４は、どのようにして新規訂正回路１３２が、ＰＶＴ遅延正規化を実行するかを示す一例を示している。インバータ遅延が、１５ピコ秒である第１のＰＶＴ状態では、第１の１対のｄＴｉの位相誤差ワードは、ＤＬＰＤＣ１３４によって測定される。第１のｄＴｉの第１の位相誤差ワードは、Ｎによって分周するループ分周器１２９のためのものである。第１のｄＴｉの第１の位相誤差ワードは、１０である。第１の位相誤差ワードのうちの第２のｄＴｉ−１は、Ｎ＋１によって分周するループ分周器１２９のためのものである。第２のｄＴｉ−１の第１の位相誤差ワードは、−５である。これら２つのｄＴｉの位相誤差ワードは、位相デジタル伝達関数線の第１の傾斜を示す。図１５において、線１４８は、この第１の傾斜を示す。
図１３Ａの処理が、追随されるとき、ｄＴｉ値とｄＴｉ−１値とのおのおのは、その分母(denominator)に値（ｄＴｉ−ｄＴｉ−１）を有する乗数Ｍ１によって乗算される。図１４の例における乗数Ｍ１は、０．０６である。乗算は、それぞれ０．６および−０．３というｄＴｉ＿ｎｏｒｍ値およびｄＴｉ−１＿ｎｏｒｍ値を生成する。その１対のｄＴｉ＿ｎｏｒｍ値は、位相デジタル伝達関数線の正規化された傾斜を示す。図１５において、線１４９は、この正規化された傾斜を示す。第１の位相誤差ワードのストリームが、利得ミスマッチ不完全性、またはオフセットミスマッチ不完全性を示さない場合、そのときには図１３Ｂの処理は、ｄＴｉ＿ｎｏｒｍ値とｄＴｉ−１＿ｎｏｒｍ値とを変更せず、そしてｄＴｉ＿ｎｏｒｍ値とｄＴｉ−１＿ｎｏｒｍ値とは、その処理を通過し、そしてデジタルループフィルタ１２７に対して供給されるように、１対の第２の位相誤差ワードｄＴｉ＿ｃｏｒｒとｄＴｉ−１＿ｃｏｒｒとになる。処理ステップ２１２において、乗数値が、ｋによって乗算することにより決定される場合、そのときには図１４の例において、第２の位相誤差ワードのストリームの傾斜は、１／ＴＤＣＯによって与えられる。
次に、図１４の例においては、インバータ遅延に、２５ピコ秒へと変化するようにさせるＰＶＴ状態における変化が存在する。第２の１対の第１の位相誤差ワードは、ＤＬＰＤＣ１３４から出力される。図１４の例においては、これらのｄＴｉ値およびｄＴｉ−１値は、２０および１１である。この第２の対の第１の位相誤差ワードは、位相デジタル伝達関数線の第２の傾斜を示す。図１５において、線１５０は、この第２の傾斜を示す。図１３Ａの処理が追随されるときに、Ｍ１の乗数は、０．１である。結果として生じるｄＴｉ＿ｎｏｒｍ値およびｄＴｉ−１＿ｎｏｒｍ値は、それぞれ２および１．１である。それ故に、この第２の対のｄＴｉ＿ｎｏｒｍ値は、第１の対のｄＴｉ＿ｎｏｒｍ値がそうであったように、同じ傾斜（線１４９の１／ＴＤＣＯ）を示すことが分かる。したがって、新規訂正部分１３２は、ＰＶＴ変動に起因した遅延線１４２の遅延要素の遅延における変化に起因した位相デジタル伝達関数利得における変化について訂正する。
ＰＶＴ変動に起因した位相デジタル利得変化に加えて、新規訂正部分１３２が訂正する、他のタイプの位相デジタル伝達関数の不完全性が存在する。図１６は、「利得ミスマッチ」と称される不完全性のタイプを示している。ＤＬＰＤＣ１３４から出てくる値ｄＴｉの位相デジタル伝達関数は、負のｄＴｉ値については第１の利得１５１を示すことができるが、但し正のｄＴｉ値については第２の利得１５２を示すことができる。図１６において、１５１とラベル付けされる破線の左の部分は、１５２とラベル付けされる破線の右の部分よりも急な傾斜を有することに注意すべきである。新規訂正部分１３２は、全般的位相デジタル伝達関数の位相デジタル変換器１２６が、単一の利得１５３を有するように位相デジタル伝達関数を訂正する。
どのようにして訂正部分１３２が、図１６の利得ミスマッチ状態を訂正するかが、図１３Ａに示される。負のｄＴｉの第１の位相誤差ワードは、処理２１３によって訂正されるのに対して、正のｄＴｉの第１の位相誤差ワードは、処理２１４によって訂正される。矢印２０４は、ゼロまたは正であるｄＴｉ値のフローを示している。乗算プロセス２０５に入るｄＴｉの第１の位相誤差ワードは、乗数値Ｍ２によって乗算され、その結果、正規化されたｄＴｉ値は、矢印２１５によって示されるように、多重化機能２０８へと供給される。ｄＴｉ値がゼロまたは正である状況においては、多重化機能２０８は、「０」入力を乗算機能出力に対して結合する。ｄＴｉの位相誤差ワードは、それ故に多重化機能２０８の出力へと供給され、そして矢印２０９上で値ｄＴｉ＿ｎｏｒｍになる。ｄＴｉと以前のｄＴｉ−１とが、ゼロまたは正である場合だけに、乗数値Ｍ２は、ブロック２１６および２１７のプロセスを通してアップデートされる。したがって、負のｄＴｉ値は、処理２１３においては第１の乗数Ｍ１によって正規化されるのに対して、正のｄＴｉ値は、処理２１４において第２の乗数Ｍ２によって正規化されることが分かる。異なる乗数値は、図１６の破線の左および右の部分１５１および１５２の傾斜を異なるように調整する役割を果たし、その結果、それらは両方ともに、訂正されるように、同じ傾斜を有するようになる。
図１７は、利得ミスマッチについて訂正する訂正部分１３２の一例を示している。第１の１対の正のｄＴｉ値、１０および１では、図１３Ａの右の部分の処理２１４は、０．１という乗数値Ｍ２をもたらす。伝達関数の傾斜は、それ故に１／ＴＤＣＯに調整される。図１８は、矢印１５４を用いてこの調整を示している。第２の１対の負のｄＴｉ値、−１および−１１では、図１３Ａの左の部分の処理２１３は、０．０９という乗数値Ｍ１をもたらす。伝達関数の傾斜は、それ故に１／ＴＤＣＯに調整される。図１８は、矢印１５５を用いてこの調整を示している。訂正後に、全般的位相デジタル変換器１２６の位相デジタル伝達関数の正の部分と負の部分との両方は、同じ傾斜を有することに注意すべきである。
図１９は、新規訂正部分１３２が訂正する、別のタイプの位相デジタル伝達関数の不完全性を示している。このタイプの不完全性は、オフセットミスマッチと称される。オフセットミスマッチについての訂正は、図１３Ｂに示される処理２１８によって実行される。
図１３Ｂにおいて、ブロック２１９〜２２２によって表される処理は、垂直オフセットミスマッチＣの大きさを測定する。現在のｄＴｉ＿ｎｏｒｍ値がＮ０である場合、そしてｄＴｉ＿ｎｏｒｍと以前のｄＴｉ−１＿ｎｏｒｍとが、決定ブロック２１９において決定されるのと同じ符号を有する場合、そのときには処理は、処理２２０へと進む。しかしながら、ｄＴｉ＿ｎｏｒｍと以前のｄＴｉ−１＿ｎｏｒｍとが、異なる符号を有する場合、そのときには処理は、処理２２１へと進む。処理２２２は、垂直オフセットＣの大きさを決定する。ｄＴｉ＿ｎｏｒｍが、処理２２３によって決定されるときに正である場合、そのときには垂直オフセット値Ｃは、処理２２４においてオフセット値ＣをｄＴｉ＿ｎｏｒｍに加えることによりｄＴｉ＿ｎｏｒｍ値から効果的に差し引かれる。概念的には、これは、負の部分１５７と位置合わせするために伝達関数の正の部分１５６（図１９参照）を下方に移動することを意味する。図１３Ｂの処理２２２によって決定される計算されたオフセットＣは、実際には負の数であり、それでｄＴｉ＿ｎｏｒｍに処理２２４によって加えられる値Ｃは、実際には伝達関数の部分１５６を下方に移動する役割を果たす。他方、ｄＴｉ＿ｎｏｒｍ値が、処理ブロック２２３によって決定されるときにゼロまたは負である場合、そのときにはｄＴｉ＿ｎｏｒｍ値は、位相デジタル伝達関数線の左側上での測定値を表す。ｄＴｉ＿ｎｏｒｍ値は、それ故に修正されない。概念的には、これは、図１９の伝達関数の負の部分１５７を下方に移動しないことを意味する。これは、ブロック２２５によって示され、このブロックにおいてはｄＴｉ＿ｃｏｒｒ値は、単に入来ｄＴｉ＿ｎｏｒｍ値である。
図２０は、図１７の利得ミスマッチ訂正例の第２の部分を示している。その例の最初の部分は、図１７および１８に示され、そして利得ミスマッチについて訂正する役割を果たす。その例の後続の部分は、図２０および２１に示され、そしてオフセットミスマッチについて訂正する役割を果たす。第１の１対の１および−０．３という正のｄＴｉ＿ｎｏｒｍ値およびｄＴｉ−１＿ｎｏｒｍ値では、値Ｂは、図１３Ｂのブロック２２１の処理に従って１．３になるように決定される。図１７の例においては２つの他のｄＴｉ＿ｎｏｒｍ値およびｄＴｉ−１＿ｎｏｒｍ値も存在し、そしてそれらは、１および０．１である。図１３Ｂの処理２２０に従って、値Ａは、０．９になるように決定される。垂直オフセット値Ｃは、それ故に処理２２２において−０．４になるように決定される。図１３Ｂの処理２２４において、正のｄＴｉ＿ｎｏｒｍ値は、値Ｃだけ減じられ、その結果、垂直オフセットは、位相デジタル伝達関数から削除されるようになる。
図２１は、図１７および１８の利得ミスマッチ訂正と、図２０の後続のオフセット訂正との組み合わされた結果を示す図である。矢印１５８は、図２０の例の中でオフセット訂正を実行するオペレーションを表す。
図２２は、新規の一態様に従う一方法のフローチャートである。ＰＤＣ ＡＤＰＬＬの位相デジタル変換器部分は、基準信号ＸＯとフィードバック信号ＤＩＶ＿ＯＵＴとを受け取り、そしてこれらの２つの信号から第１の位相誤差ワードのストリームを生成する。第１の位相誤差ワードのうちの一方ｄＴｉ−１は、ＰＬＬのループ分周器が、除数値Ｎによって分周しているときに決定される（ステップ３００）。第１の位相誤差ワードのうちの他方ｄＴｉは、ループフィルタが、除数値Ｎ＋１によって分周しているときに決定される（ステップ３０１）。訂正部分は、２つの第１の位相誤差ワードｄＴｉ−１およびｄＴｉを受け取り、そしてそれら２つのワードの間の差を決定する。この差は、乗数値を決定するために使用される（ステップ３０２）。次いで乗数値は、ｄＴｉ−１が第１の第２の位相誤差ワードｄＴｉ＿ｃｏｒｒになるようにスケーリングするために、そしてｄＴｉが第２の第２の位相誤差ワードｄＴｉ＿ｃｏｒｒになるようにスケーリングするために、使用される（ステップ３０３および３０４）。２つの第２の位相誤差ワードｄＴｉ−１＿ｃｏｒｒとｄＴｉ＿ｃｏｒｒとは、第２の位相誤差ワードのストリームの一部分としてループフィルタに供給される（ステップ３０５）。ステップ３００〜３０５の結果は、ＰＤＣ部分内の遅延線の中の遅延要素伝搬遅延における変化が、全般的位相デジタル伝達関数の中で傾斜の変化を引き起こさないようにする、ＰＤＣ部分と訂正部分との全般的位相デジタル伝達関数の傾斜の正規化である。
ある種の特定の実施形態は、教育の目的のために上記に説明されるが、本特許文書の教示は、一般的な適用可能性を有し、そして上記に説明される特定の実施形態だけには限定されない。上記に説明される新規の位相デジタル伝達関数の訂正方法は、上記に示されるＰＤＣ ＡＤＰＬＬの特定のインプリメンテーションだけには限定されない。新規の本方法は、ＰＤＣが、遅延線を用いて時間を測定することにより動作する限り、使用されることができる。例えば、新規の本方法は、ＰＦＤを含まないＰＤＣの中で使用可能である。さらに、上記に示される新規の位相デジタル伝達関数の訂正方法は、除数がＮからＮ＋１へと変更される状況において（ｄＴｉ−１−ｄＴｉ）を決定することだけに限定されず、そうではなくてシグマデルタ変調器が、ループ分周器がＮによって、そして次いでＮ＋１でない別の除数（例えば、Ｎ＋２，またはＮ＋３、あるいはＮ−１、またはＮ−２）によって分周するように制御するＡＤＰＬＬに対しても同様によく適用される。したがって、説明された特定の実施形態の様々な特徴についての様々な修正、適応、および組合せは、添付の特許請求の範囲の範囲を逸脱することなく実行されることができる。
本願出願時の請求項１−１４に対応する記載を下記に付記１−２４として表記する。
付記１
第１の信号を出力するデジタル制御発振器（ＤＣＯ）と、
前記第１の信号を受け取り、そして第２の信号を出力するループ分周器と、
基準信号と前記第２の信号とを受け取り、そして第２の位相誤差ワードのストリームを生成する位相デジタル変換器（ＰＤＣ）と、
を備え、前記ＰＤＣは、全般的位相デジタル伝達関数を有し、そして前記ＰＤＣは、
第１の位相誤差ワードのストリームを出力する位相デジタル変換器部分であって、前記ＰＤＣ部分が、第１の位相デジタル伝達関数を有する位相デジタル変換器部分と、
前記全般的位相デジタル伝達関数が、前記第１の位相デジタル伝達関数とは異なるように、第１の位相誤差ワードの前記ストリームを受け取り、そして第２の位相誤差ワードの前記ストリームを生成する訂正部分と、
を備える、位相ロックループ（ＰＬＬ）回路。
付記２
第２の位相誤差ワードの前記ストリームを受け取り、前記ストリームにフィルタをかけ、そして同調ワードのストリームを前記ＤＣＯに対して出力するデジタルループフィルタをさらに備える付記１に記載のＰＬＬ。
付記３
前記第１の位相デジタル伝達関数は、第１の利得を有し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、第２の利得を有するように、第２の位相誤差ワードの前記ストリームを生成する、付記１に記載のＰＬＬ。
付記４
前記第１の位相デジタル伝達関数は、利得ミスマッチを示し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、実質的により少ない利得ミスマッチを有するように、第２の位相誤差ワードの前記ストリームを生成する、付記１に記載のＰＬＬ。
付記５
前記第１の位相デジタル伝達関数は、オフセットミスマッチを示し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、実質的により少ないオフセットミスマッチを有するように、第２の位相誤差ワードの前記ストリームを生成する、付記１に記載のＰＬＬ。
付記６
前記ループ分周器は、第１の第１の位相誤差ワード（ｄＴｉ−１）が、前記位相デジタル変換器部分によって生成されるときに、第１の除数Ｎによって分周し、前記ループ分周器は、第２の第１の位相誤差ワード（ｄＴｉ）が、前記位相デジタル変換器部分によって生成されるときに、第２の除数Ｎ＋１によって分周し、前記訂正部分は、ｄＴｉとｄＴｉ−１との間の差を決定し、そして乗数値を決定するために前記差を使用し、そして前記訂正部分は、第１の位相誤差ワードの前記ストリームの少なくとも一部分を正規化するために前記乗数値を使用する、付記１に記載のＰＬＬ。
付記７
前記ループ分周器は、第１の第１の位相誤差ワードが、前記位相デジタル変換器部分によって生成されるときに、第１の除数Ｎによって分周し、前記ループ分周器は、第２の第１の位相誤差ワードが、前記位相デジタル変換器部分によって生成されるときに、第２の除数Ｎ＋１によって分周し、前記訂正部分は、乗数値を決定するために前記第１の第１の位相誤差ワードと、前記第２の第１の位相誤差ワードとの間の差を決定する、付記１に記載のＰＬＬ。
付記８
前記訂正部分は、前記乗数値によって前記第１の第１の位相誤差ワードを乗算し、そして前記訂正部分は、前記乗数値によって前記第２の第１の位相誤差ワードを乗算する、付記７に記載のＰＬＬ。
付記９
前記位相デジタル変換器の前記位相デジタル変換器部分は、
複数のノードＮ１〜ＮＮを有するデジタル論理遅延要素のチェーン、ここにおいて、デジタル信号は、伝搬遅延時間の中でノードＮ１からノードＮＮへと前記全体のチェーンを通して伝搬することができる；
複数の順次論理要素、ここにおいて、各順次論理要素は、入力リード線を有し、前記順次論理要素のおのおのそれぞれ１つの前記入力リード線は、前記ノードＮ１〜ＮＮのうちの対応するそれぞれ１つに結合され、前記第２の信号は、周期を有し、そして前記周期は、実質的に前記伝搬遅延時間の２倍よりも大きい；
を備える、付記１に記載のＰＬＬ。
付記１０
前記基準信号は、前記基準信号の各周期中に第１のエッジと第２のエッジとを有し、前記第２の信号は、前記第２の信号の各周期中に第１のエッジと第２のエッジとを有し、そして前記第１の位相誤差ワードのおのおのは、前記基準信号の第１のエッジが起きる時刻と、前記第２の信号の第１のエッジが起きる時刻との間のいくつかの遅延要素の遅延を表すデジタル値であり、前記ＰＤＣの前記位相デジタル変換器部分は、前記基準信号の第２のエッジ、または前記第２の信号の第２のエッジのいずれかに対して相対的ないくつかの遅延要素の遅延を示すデジタルワードを出力しない、付記１に記載のＰＬＬ。
付記１１
各第１の位相誤差ワードは、符号ビットを有する符号付きデジタル値であり、前記符号ビットは、前記基準信号と、前記第２の信号との間の位相関係を示す、付記１に記載のＰＬＬ。
付記１２
前記第１の信号は、周波数Ｆ１を有し、前記ＰＤＣの前記位相デジタル変換器部分は、デジタル論理遅延要素のチェーンを含み、そして信号は、決してＦ１の４分の１よりも高い周波数を有するデジタル論理遅延要素の前記チェーンを通して伝搬するようにされない、付記１に記載のＰＬＬ。
付記１３
前記訂正部分によって受信される前記第１の位相誤差ワードは、正の第１の位相誤差ワードと、負の第１の位相誤差ワードとを含み、そして前記訂正部分は、前記正の第１の位相誤差ワードを第１のやり方で処理し、そして前記負の第１の位相誤差ワードを第２のやり方で処理する、付記１に記載のＰＬＬ。
付記１４
前記第１の位相デジタル伝達関数は、第１の範囲の値における第１の位相誤差ワードに関連する第１の部分を有し、前記第１の位相デジタル伝達関数は、第２の範囲の値における第１の位相誤差ワードに関連する第２の部分を有し、前記第１の部分は、第１の位相デジタル利得を示し、前記第２の部分は、第２の位相デジタル利得を示し、前記訂正部分は、それが前記第２の範囲における第１の位相誤差ワードの前記位相デジタル利得を調整するのと比べて異なるように、前記第１の範囲における第１の位相誤差ワードの前記位相デジタル利得を調整する、付記１に記載のＰＬＬ。
付記１５
前記ＰＤＣの前記訂正部分は、前記第１の位相デジタル伝達関数における利得ミスマッチと、前記第１の位相デジタル伝達関数におけるオフセットミスマッチとの両方について、前記利得ミスマッチと前記オフセットミスマッチとが、前記全般的位相デジタル伝達関数において存在しないように、訂正する、付記１４に記載のＰＬＬ。
付記１６
前記ループ分周器は、整数部分Ｎと小数部分ｆとを有する除数Ｎ．ｆによって分周し、前記ＰＤＣの前記訂正部分は、前記除数を受け取り、そして第１の乗数値と第２の乗数値とを決定するために前記除数を使用し、そして前記訂正部分は、第１の組の前記第２の位相誤差ワードを生成するために第１の組の前記第１の位相誤差ワードを前記第１の乗数値によって乗算し、そして前記訂正部分は、第２の組の前記第２の位相誤差ワードを生成するために第２の組の前記第１の位相誤差ワードを前記第２の乗数値によって乗算する、付記１に記載のＰＬＬ。
付記１７
（ａ）位相デジタル（ＰＤＣ）完全デジタル位相ロックループ（ＡＤＰＬＬ）において、第１の第１の位相誤差ワードｄＴｉ−１を決定すること、ここにおいて、ｄＴｉ−１は、前記ＰＤＣ ＡＤＰＬＬのループ分周器が、除数Ｎによって分周しているときに決定される；
（ｂ）前記ＰＤＣ ＡＤＰＬＬにおいて、第２の第１の位相誤差ワードｄＴｉを決定すること、ここにおいて、ｄＴｉは、前記ループ分周器が、除数Ｎ＋１によって分周しているときに決定される；
（ｃ）乗数値を決定するためにｄＴｉとｄＴｉ−１との間の差を使用すること；
（ｄ）第１の第２の位相誤差ワードｄＴｉ−１＿ｃｏｒｒを生成するようにｄＴｉ−１をスケーリングするために前記乗数値を使用すること；
（ｅ）第２の第２の位相誤差ワードｄＴｉ＿ｃｏｒｒを生成するようにｄＴｉ−１をスケーリングするために前記乗数値を使用すること；
を備える方法。
付記１８
ｄＴｉ−１およびｄＴｉは、前記ＰＤＣ ＡＤＰＬＬの位相デジタル変換器部分によってステップ（ａ）および（ｂ）において生成され、前記位相デジタル変換器部分は、第１の位相デジタル伝達関数を有し、前記第１の位相デジタル伝達関数は、温度に依存した利得を有し、前記のｄＴｉ−１＿ｃｏｒｒとｄＴｉ＿ｃｏｒｒとは、前記ＰＤＣ ＡＤＰＬＬの訂正部分によってステップ（ｄ）および（ｅ）において生成され、前記位相デジタル変換器部分および前記訂正部分は、一緒に、第２の位相デジタル伝達関数を有し、そして前記第２の位相デジタル伝達関数は、実質的に温度と独立した利得を有する、付記１７に記載の方法。
付記１９
ｄＴｉ−１およびｄＴｉは、前記ＰＤＣ ＡＤＰＬＬの位相デジタル変換器部分によってステップ（ａ）および（ｂ）において生成され、前記位相デジタル変換器部分は、第１の位相デジタル伝達関数を有し、前記第１の位相デジタル伝達関数は、利得ミスマッチ不完全性を示し、前記のｄＴｉ−１＿ｃｏｒｒおよびｄＴｉ＿ｃｏｒｒは、前記ＰＤＣ ＡＤＰＬＬの訂正部分によってステップ（ｄ）および（ｅ）において生成され、前記位相デジタル変換器部分と前記訂正部分とは、一緒に、第２の位相デジタル伝達関数を有し、そして前記第２の位相デジタル伝達関数は、実質的に利得ミスマッチ不完全性のないことを示す、付記１７に記載の方法。
付記２０
ｄＴｉ−１およびｄＴｉは、前記ＰＤＣ ＡＤＰＬＬの位相デジタル変換器部分によってステップ（ａ）および（ｂ）において生成され、前記位相デジタル変換器部分は、第１の位相デジタル伝達関数を有し、前記第１の位相デジタル伝達関数は、オフセットミスマッチ不完全性を示し、前記のｄＴｉ−１＿ｃｏｒｒおよびｄＴｉ＿ｃｏｒｒは、前記ＰＤＣ ＡＤＰＬＬの訂正部分によってステップ（ｄ）および（ｅ）において生成され、前記位相デジタル変換器部分および前記訂正部分は、一緒に、第２の位相デジタル伝達関数を有し、そして前記第２の位相デジタル伝達関数は、実質的にオフセットミスマッチ不完全性のないことを示す、付記１７に記載の方法。
付記２１
基準信号およびフィードバック信号を受け取り、そして第１の位相誤差ワードのストリームを出力する位相デジタル変換器部分と、ここにおいて、前記フィードバック信号と前記フィードバック信号とは、実質的に同じ周波数のものであり、前記位相デジタル変換器部分は、温度依存性を示す第１の位相デジタル伝達関数を有する；
第２の位相誤差ワードのストリームを生成するために第１の位相誤差ワードの前記ストリームを処理するための手段と、ここにおいて、前記位相デジタル変換器部分と前記手段とは、一緒に、第２の位相デジタル伝達関数を有し、前記処理は、前記第２の位相デジタル伝達関数が、実質的に温度に依存しない；
を備える位相ロックループ。
付記２２
前記手段は、前記第１の位相誤差ワードのうちの第１のものと、前記第１の位相誤差ワードのうちの第２のものとの間の差を決定し、前記手段は、乗数値を生成するために前記差を使用し、前記手段は、前記第１の位相誤差ワードのうちの前記第１のものを前記乗数値によって乗算し、そして前記手段は、前記第１の位相誤差ワードのうちの前記第２のものを前記乗数値によって乗算する、付記２１に記載の位相ロックループ。
付記２３
前記第１の位相デジタル伝達関数はまた、利得ミスマッチを示し、そして前記手段は、前記利得ミスマッチが、前記第２の位相デジタル伝達関数の中に存在しないように、第２の位相誤差ワードの前記ストリームを生成する、付記２１に記載の位相ロックループ。
付記２４
前記第１の位相デジタル伝達関数はまた、オフセットミスマッチを示し、そして前記手段は、前記オフセットミスマッチが、前記第２の位相デジタル伝達関数の中に存在しないように、第２の位相誤差ワードの前記ストリームを生成する、付記２１に記載の位相ロックループ。

Claims (23)

  1. 第１の信号を出力するデジタル制御発振器（ＤＣＯ）と、
    前記第１の信号を受け取り、そして第２の信号を出力するループ分周器と、ここにおいて、前記ループ分周器は、第１の第１の位相誤差ワード（ｄＴｉ−１）が、前記位相デジタル変換器部分によって生成されるときに、第１の除数Ｎによって分周し、前記ループ分周器は、第２の第１の位相誤差ワード（ｄＴｉ）が、前記位相デジタル変換器部分によって生成されるときに、第２の除数Ｎ＋１によって分周する、
    基準信号と前記第２の信号とを受け取り、そして第２の位相誤差ワードのストリームを生成する位相デジタル変換器（ＰＤＣ）と、
    を備え、前記ＰＤＣは、全般的位相デジタル伝達関数を有し、そして前記ＰＤＣは、
    第１の位相誤差ワードのストリームを出力する位相デジタル変換器部分であって、前記ＰＤＣ部分が、第１の位相デジタル伝達関数を有する位相デジタル変換器部分と、
    前記全般的位相デジタル伝達関数が、前記第１の位相デジタル伝達関数とは異なるように、第１の位相誤差ワードの前記ストリームを受け取り、そして第２の位相誤差ワードの前記ストリームを生成する訂正部分と、
    を備える、位相ロックループ（ＰＬＬ）回路。
  2. 第２の位相誤差ワードの前記ストリームを受け取り、前記ストリームにフィルタをかけ、そして同調ワードのストリームを前記ＤＣＯに対して出力するデジタルループフィルタをさらに備える請求項１に記載のＰＬＬ。
  3. 前記第１の位相デジタル伝達関数は、第１の利得を有し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、第２の利得を有するように、第２の位相誤差ワードの前記ストリームを生成する、請求項１に記載のＰＬＬ。
  4. 前記第１の位相デジタル伝達関数は、利得ミスマッチを示し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、より少ない利得ミスマッチを有するように、第２の位相誤差ワードの前記ストリームを生成する、請求項１に記載のＰＬＬ。
  5. 前記第１の位相デジタル伝達関数は、オフセットミスマッチを示し、そして前記訂正部分は、前記全般的位相デジタル伝達関数が、より少ないオフセットミスマッチを有するように、第２の位相誤差ワードの前記ストリームを生成する、請求項１に記載のＰＬＬ。
  6. 前記訂正部分は、ｄＴｉとｄＴｉ−１との間の差を決定し、そして乗数値を決定するために前記差を使用し、そして前記訂正部分は、第１の位相誤差ワードの前記ストリームの少なくとも一部分を正規化するために前記乗数値を使用する、請求項１に記載のＰＬＬ。
  7. 前記訂正部分は、乗数値を決定するために前記第１の第１の位相誤差ワードと、前記第２の第１の位相誤差ワードとの間の差を決定する、請求項１に記載のＰＬＬ。
  8. 前記訂正部分は、前記乗数値によって前記第１の第１の位相誤差ワードを乗算し、そして前記訂正部分は、前記乗数値によって前記第２の第１の位相誤差ワードを乗算する、請求項７に記載のＰＬＬ。
  9. 前記位相デジタル変換器の前記位相デジタル変換器部分は、
    複数のノードＮ１〜ＮＮを有するデジタル論理遅延要素のチェーン、ここにおいて、デジタル信号は、伝搬遅延時間の中でノードＮ１からノードＮＮへと前記全体のチェーンを通して伝搬することができる；
    複数の順次論理要素、ここにおいて、各順次論理要素は、入力リード線を有し、前記順次論理要素のおのおのそれぞれ１つの前記入力リード線は、前記ノードＮ１〜ＮＮのうちの対応するそれぞれ１つに結合され、前記第２の信号は、周期を有し、そして前記周期は、前記伝搬遅延時間の２倍よりも大きい；
    を備える、請求項１に記載のＰＬＬ。
  10. 前記基準信号は、前記基準信号の各周期中に第１のエッジと第２のエッジとを有し、前記第２の信号は、前記第２の信号の各周期中に第１のエッジと第２のエッジとを有し、そして前記第１の位相誤差ワードのおのおのは、前記基準信号の第１のエッジが起きる時刻と、前記第２の信号の第１のエッジが起きる時刻との間のいくつかの遅延要素の遅延を表すデジタル値であり、請求項１に記載のＰＬＬ。
  11. 各第１の位相誤差ワードは、符号ビットを有する符号付きデジタル値であり、前記符号ビットは、前記基準信号と、前記第２の信号との間の位相関係を示す、請求項１に記載のＰＬＬ。
  12. 前記第１の信号は、周波数Ｆ１を有し、前記ＰＤＣの前記位相デジタル変換器部分は、デジタル論理遅延要素のチェーンを含み、請求項１に記載のＰＬＬ。
  13. 前記訂正部分によって受信される前記第１の位相誤差ワードは、正の第１の位相誤差ワードと、負の第１の位相誤差ワードとを含み、そして前記訂正部分は、前記正の第１の位相誤差ワードを第１のやり方で処理し、そして前記負の第１の位相誤差ワードを第２のやり方で処理する、請求項１に記載のＰＬＬ。
  14. 前記第１の位相デジタル伝達関数は、第１の範囲の値における第１の位相誤差ワードに関連する第１の部分を有し、前記第１の位相デジタル伝達関数は、第２の範囲の値における第１の位相誤差ワードに関連する第２の部分を有し、前記第１の部分は、第１の位相デジタル利得を示し、前記第２の部分は、第２の位相デジタル利得を示し、前記訂正部分は、それが前記第２の範囲における第１の位相誤差ワードの前記位相デジタル利得を調整するのと比べて異なるように、前記第１の範囲における第１の位相誤差ワードの前記位相デジタル利得を調整する、請求項１に記載のＰＬＬ。
  15. 前記ＰＤＣの前記訂正部分は、前記第１の位相デジタル伝達関数における利得ミスマッチと、前記第１の位相デジタル伝達関数におけるオフセットミスマッチとの両方について、前記利得ミスマッチと前記オフセットミスマッチとが、前記全般的位相デジタル伝達関数において存在しないように、訂正する、請求項１４に記載のＰＬＬ。
  16. 前記ループ分周器は、整数部分Ｎと小数部分ｆとを有する除数Ｎ．ｆによって分周し、前記ＰＤＣの前記訂正部分は、前記除数を受け取り、そして第１の乗数値と第２の乗数値とを決定するために前記除数を使用し、そして前記訂正部分は、第１の組の前記第２の位相誤差ワードを生成するために第１の組の前記第１の位相誤差ワードを前記第１の乗数値によって乗算し、そして前記訂正部分は、第２の組の前記第２の位相誤差ワードを生成するために第２の組の前記第１の位相誤差ワードを前記第２の乗数値によって乗算する、請求項１に記載のＰＬＬ。
  17. （ａ）位相デジタル変換器（ＰＤＣ）完全デジタル位相ロックループ（ＡＤＰＬＬ）において、第１の第１の位相誤差ワードｄＴｉ−１を決定すること、ここにおいて、ｄＴｉ−１は、前記ＰＤＣ ＡＤＰＬＬのループ分周器が、除数Ｎによって分周しているときに決定される；
    （ｂ）前記ＰＤＣ ＡＤＰＬＬにおいて、第２の第１の位相誤差ワードｄＴｉを決定すること、ここにおいて、ｄＴｉは、前記ループ分周器が、除数Ｎ＋１によって分周しているときに決定される；
    （ｃ）乗数値を決定するためにｄＴｉとｄＴｉ−１との間の差を使用すること；
    （ｄ）第１の第２の位相誤差ワードｄＴｉ−１＿ｃｏｒｒを生成するようにｄＴｉ−１をスケーリングするために前記乗数値を使用すること；
    （ｅ）第２の第２の位相誤差ワードｄＴｉ＿ｃｏｒｒを生成するようにｄＴｉ−１をスケーリングするために前記乗数値を使用すること；
    を備える方法。
  18. ｄＴｉ−１およびｄＴｉは、前記ＰＤＣ ＡＤＰＬＬの位相デジタル変換器部分によってステップ（ａ）および（ｂ）において生成され、前記位相デジタル変換器部分は、第１の位相デジタル伝達関数を有し、前記第１の位相デジタル伝達関数は、温度に依存した利得を有し、前記のｄＴｉ−１＿ｃｏｒｒとｄＴｉ＿ｃｏｒｒとは、前記ＰＤＣ ＡＤＰＬＬの訂正部分によってステップ（ｄ）および（ｅ）において生成され、前記位相デジタル変換器部分および前記訂正部分は、一緒に、第２の位相デジタル伝達関数を有し、そして前記第２の位相デジタル伝達関数は、温度と独立した利得を有する、請求項１７に記載の方法。
  19. ｄＴｉ−１およびｄＴｉは、前記ＰＤＣ ＡＤＰＬＬの位相デジタル変換器部分によってステップ（ａ）および（ｂ）において生成され、前記位相デジタル変換器部分は、第１の位相デジタル伝達関数を有し、前記第１の位相デジタル伝達関数は、利得ミスマッチ不完全性を示し、前記のｄＴｉ−１＿ｃｏｒｒおよびｄＴｉ＿ｃｏｒｒは、前記ＰＤＣ ＡＤＰＬＬの訂正部分によってステップ（ｄ）および（ｅ）において生成され、前記位相デジタル変換器部分と前記訂正部分とは、一緒に、第２の位相デジタル伝達関数を有し、そして前記第２の位相デジタル伝達関数は、利得ミスマッチ不完全性のないことを示す、請求項１７に記載の方法。
  20. ｄＴｉ−１およびｄＴｉは、前記ＰＤＣ ＡＤＰＬＬの位相デジタル変換器部分によってステップ（ａ）および（ｂ）において生成され、前記位相デジタル変換器部分は、第１の位相デジタル伝達関数を有し、前記第１の位相デジタル伝達関数は、オフセットミスマッチ不完全性を示し、前記のｄＴｉ−１＿ｃｏｒｒおよびｄＴｉ＿ｃｏｒｒは、前記ＰＤＣ ＡＤＰＬＬの訂正部分によってステップ（ｄ）および（ｅ）において生成され、前記位相デジタル変換器部分および前記訂正部分は、一緒に、第２の位相デジタル伝達関数を有し、そして前記第２の位相デジタル伝達関数は、オフセットミスマッチ不完全性のないことを示す、請求項１７に記載の方法。
  21. 基準信号およびフィードバック信号を受け取り、そして第１の位相誤差ワードのストリームを出力する位相デジタル変換器部分と、ここにおいて、前記基準信号と前記フィードバック信号とは、同じ周波数のものであり、前記位相デジタル変換器部分は、温度依存性を示す第１の位相デジタル伝達関数を有する；
    第２の位相誤差ワードのストリームを生成するために第１の位相誤差ワードの前記ストリームを処理するための手段と、ここにおいて、前記位相デジタル変換器部分と前記手段とは、一緒に、第２の位相デジタル伝達関数を有し、前記処理は、前記第２の位相デジタル伝達関数が、温度に依存しないようにし、前記手段は、前記第１の位相誤差ワードのうちの第１のものと、前記第１の位相誤差ワードのうちの第２のものとの間の差を決定し、前記手段は、乗数値を生成するために前記差を使用し、前記手段は、前記第１の位相誤差ワードのうちの前記第１のものを前記乗数値によって乗算し、そして前記手段は、前記第１の位相誤差ワードのうちの前記第２のものを前記乗数値によって乗算する、
    を備える位相ロックループ。
  22. 前記第１の位相デジタル伝達関数はまた、利得ミスマッチを示し、そして前記手段は、前記利得ミスマッチが、前記第２の位相デジタル伝達関数の中に存在しないように、第２の位相誤差ワードの前記ストリームを生成する、請求項２１に記載の位相ロックループ。
  23. 前記第１の位相デジタル伝達関数はまた、オフセットミスマッチを示し、そして前記手段は、前記オフセットミスマッチが、前記第２の位相デジタル伝達関数の中に存在しないように、第２の位相誤差ワードの前記ストリームを生成する、請求項２１に記載の位相ロックループ。
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