KR20140113216A - 위상-디지털 컨버터를 이용한 디지털 위상 동기 루프 회로, 그 동작 방법 및 이를 포함하는 장치 - Google Patents

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Abstract

위상-디지털 컨버터를 이용한 디지털 위상 동기 루프 회로(DPLL : Digital Phase Locked Loop), 이의 동작 방법 및 이를 포함하는 장치가 개시된다. 상기 DPLL은 디지털 제어 코드에 응답하여 출력 발진 신호의 주파수 및 위상을 가변하는 디지털 제어 오실레이터, 상기 출력 발진 신호의 주파수를 분주하여 제1 피드백 신호를 발생하는 주 분주기, 및 상기 출력 발진 신호의 위상을 세분화하고, 상기 세분화된 위상 신호를 이용하여 기준 신호와 상기 제1 피드백 신호의 위상 차이를 디지털 값으로 변환한 양자화 코드를 생성하는 위상-디지털 변환기를 포함하며, 상기 디지털 제어 코드는 상기 양자화된 코드에 기초하여 생성된다.

Description

위상-디지털 컨버터를 이용한 디지털 위상 동기 루프 회로, 그 동작 방법 및 이를 포함하는 장치{DIGITAL PHASE-LOCKED LOOP USING PHASE-TO-DIGITAL CONVERTER, METHOD THEREOF, AND DEVICES HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 전자 회로에 관한 것으로, 특히 디지털 위상 동기 루프 회로, 상기 회로를 포함하는 장치, 및 이의 동작 방법에 관한 것이다.
위상 동기 루프(PLL: phase locked loop)는 특정 주파수의 클럭 신호를 발생하는데 많이 사용된다. 위상 동기 루프는 아날로그 위상 동기 루프와 디지털 위상 동기 루프로 나뉜다.
디지털 PLL(DPLL)은 스케일링 하기가 용이하고 적은 면적을 필요로 하는 장점이 있는 반면, 대역내(in-band) 잡음이 높고, 스퓨리어스 톤(spurious tone)이 많은 단점이 있다.
본 발명이 이루고자 하는 기술적인 과제는 소면적 및 저전력으로 동작 가능한 디지털 PLL 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적인 과제는 잡음 특성을 개선하는 디지털 PLL 회로를 제공하는 것이다.
본 발명의 실시 예에 따르면, 디지털 제어 코드(DC)에 응답하여 출력 발진 신호(FDCO)의 주파수 및 위상을 가변하는 디지털 제어 오실레이터(DCO); 상기 출력 발진 신호(FDCO)의 주파수를 분주하여 제1 피드백 신호(FEED)를 발생하는 주 분주기; 및 상기 출력 발진 신호의 위상을 세분화하고, 상기 세분화된 위상 신호를 이용하여 기준 신호와 상기 제1 피드백 신호의 위상 차이를 디지털 값으로 변환한 양자화 코드를 생성하는 위상-디지털 변환기(PDC)를 포함하며, 상기 디지털 제어 코드는 상기 양자화된 코드에 기초하여 생성되는 디지털 위상 동기 루프(DPLL : Digital Phase Locked Loop)가 제공된다.
본 발명의 다른 실시 예에 따르면, 디지털 위상 동기 루프(digital phase-locked loop(DPLL))의 동작 방법이 제공된다. 상기 DLL의 동작 방법은 출력 발진 신호(FDCO)의 주파수를 분주하여 제1 피드백 신호(FEED)를 발생하는 단계; 상기 출력 발진 신호의 위상을 세분화하고, 상기 세분화된 출력 위상 신호들 발생하는 단계; 상기 출력 위상 신호들을 이용하여 기준 신호와 상기 제1 피드백 신호의 위상 차이를 디지털 값으로 변환한 양자화 코드를 생성하는 단계; 상기 양자화된 코드에 기초하여 디지털 제어 코드(DC)를 발생하는 단계; 및 상기 디지털 제어 코드(DC)에 따라 상기 출력 발진 신호(FDCO)의 주파수 및 위상을 가변하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따르면, 디지털 위상 동기 루프(digital phase-locked loop(DPLL)); 및 상기 DPLL의 출력 발진 신호에 관련된 클락 신호에 응답하여 동작하는 애플리케이션 프로세서를 포함하는 시스템 온 칩(system on chip(SoC))이 제공된다.
상기 DPLL은, 디지털 제어 코드(DC)에 응답하여 출력 발진 신호(FDCO)의 주파수 및 위상을 가변하는 디지털 제어 오실레이터(DCO); 상기 출력 발진 신호(FDCO)의 주파수를 분주하여 제1 피드백 신호(FEED)를 발생하는 주 분주기; 및 상기 출력 발진 신호의 위상을 세분화하고, 상기 세분화된 위상 신호를 이용하여 기준 신호와 상기 제1 피드백 신호의 위상 차이를 디지털 값으로 변환한 양자화 코드를 생성하는 위상-디지털 변환기를 포함하며, 상기 디지털 제어 코드는 상기 양자화된 코드에 기초하여 생성된다.
본 발명의 실시 예에 따르면, 시간-디지털 변환기(TDC: Time-to-digital converter)에 기반한 DPLL 에 비하여 면적 및 전력 면에서 유리한 위상-디지털 변환기(PDC: Phase-to-digital converter)를 이용하여 DPLL을 구성함으로써, 면적 및 전력 면에서 유리한다. 따라서, 본 발명의 실시예에 따른 디지털 PLL 회로는 소면적 및 저전력으로 동작 가능하다.
본 발명의 실시 예에 따르면, DPLL의 출력 발진 신호를 실수배로 분주함으로써 발생하는 잡음을 제거하여 잡음 특성을 개선할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 디지털 위상 동기 루프(DPLL)를 포함하는 시스템 온 칩의 일 실시 예를 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 디지털 위상 동기 루프를 포함하는 시스템 온 칩의 다른 실시 예를 나타내는 블록도이다.
도 3은 본 발명의 실시 예에 따른 디지털 위상 동기 루프(DPLL)의 블록도를 나타낸다.
도 4는 본 발명의 다른 실시 예에 따른 디지털 위상 동기 루프(DPLL)의 블록도를 나타낸다.
도 5는 도 3 및 도 4에 도시된 위상-디지털 변환기(PDC)의 일 실시예를 나타내는 구성 블록도이다.
도 6은 도 5에 도시된 위상 인터폴레이터의 일부를 나타내는 회로도이다.
도 7은 도 6에 도시된 위상 인터폴레이터의 동작을 설명하기 위한 파형도이다.
도 8은 도 5에 도시된 위상 양자화기의 일 실시예를 나타내는 구성 블록도이다.
도 9는 도 8에 도시된 제1 비동기 카운터의 일 실시예를 나타내는 회로도이다.
도 10은 데드존 프리 위상-주파수 검출기(DFPFD)의 일 실시예를 나타내는 회로도이다.
도 11a는 DFPFD의 입력 신호들 및 출력 신호들의 타이밍도이다.
도 11b는 도 5에 도시된 위상 양자화기의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 3 및 도 4에 도시된 디지털 루프 필터의 일 실시예를 나타내는 구성 블록도이다.
도 13은 도 4의 PRNG를 포함하는 누산기의 동작을 설명하기 위한 개념도이다.
도 14는 도 3 및 도 4의 디지털 제어 오실레이터(DCO)의 일 실시예를 나타내는 회로도이다.
도 15는 도 14의 커패시터 뱅크의 동작을 설명하기 위한 개념도이다.
도 16은 도 3 및 도 4의 디지털 제어 오실레이터의 다른 실시예를 나타내는 회로도이다.
도 17은 도 16에 도시된 DAC의 일 실시예를 나타내는 회로도이다.
도 18은 도 16에 도시된 하나의 전류원의 일 실시예를 나타내는 회로도이다.
도 19는 도 16에 도시된 VCO의 일 실시예를 나타내는 회로도이다.
도 20은 도 19에 도시된 버퍼의 일 실시예를 나타내는 회로도이다.
도 21은 도 4에 도시된 DSM 노이즈 제거기의 일 실시예를 나타내는 회로도이다.
도 22는 본 발명의 일 실시예에 따른 디지털 위상 동기 루프의 동작을 설명하기 위한 플로우챠트이다.
도 23은 본 발명의 실시 예에 따른 디지털 위상 동기 루프를 포함하는 휴대용 전자 장치의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 디지털 위상 동기 루프(DPLL)를 포함하는 시스템 온 칩의 일 실시 예를 나타내는 블록도이다.
도 1을 참조하면, 시스템 온 칩(system on chip(SoC); 100A)은 버퍼(103), 디지털 위상 동기 루프(digital phase-locked loop(DPLL); 200), 복수의 시스템들(110-1~110-3), 및 분주기(105)를 포함한다.
버퍼(103)는 SoC(100A)의 외부에 구현된 크리스탈-오실레이터(101)의 출력 신호를 버퍼링하여 입력 클락 신호(FIN)를 생성한다.
DPLL(200)은 위상-디지털 변환기(PDC: Phase-to-digital converter)를 이용한 새로운 구조의 디지털 PLL 회로이다. DPLL(200)은 DPLL(200)의 피드백 신호와 기준 신호 간의 위상 차이를, 출력 클락 신호(FOUT)의 위상을 세분화한 신호를 이용하여 양자화하고, 양자화된 위상 차이에 기초하여 디지털 제어 코드를 생성하며, 디지털 제어 코드로 디지털 제어 오실레이터를 제어함으로써 위상 및 주파수가 가변되는 출력 클락 신호(FOUT)를 생성할 수 있다. 여기서, 기준 신호는 입력 클럭 신호일 수 있으나, 이에 한정되지 않으며, 입력 클럭 신호로부터 생성된 신호일 수 있다.
복수의 시스템들(110-1과 110-2) 각각은 출력 클락 신호(FOUT)에 응답하여 동작한다.
분주기(105)는 출력 클락 신호(FOUT)를 분주비에 따라 분주하고 분주된 출력 클락 신호(DFOUT)를 시스템(110-3)으로 출력한다.
복수의 시스템들(110-1~110-3) 각각은 출력 클락 신호(FOUT) 또는 출력 클락 신호(FOUT)에 관련된 클락 신호를 이용하여 동작하는 하드웨어 또는 회로를 의미한다.
예컨대, 시스템(110-1)은 CPU(central processing unit), 프로세서 또는 애플리케이션 프로세서(application processor(AP))일 수 있고, 시스템(110-2)은 GPU (graphic processing unit)일 수 있고, 시스템(110-3)은 메모리 장치 또는 메모리 컨트롤러일 수 있다.
복수의 시스템들(110-1~110-3) 각각은 IP(intellectual property)일 수 있다. 본 명세서에서 IP는 SoC(100A)에서 사용되는 기능 블록(function block)으로서, CPU, 프로세서, 멀티-코어 프로세서(multi-core processor)의 각 코어(core), 메모리 장치, USB(universal serial bus), PCI(peripheral component interconnect), 디지털 신호 프로세서(digital signal processor(DSP)), 와이어드 인터페이스(wired interface), 무선 인터페이스 (wireless interface), 컨트롤러 (controller), 임베디드 소프트웨어(embedded software), 코덱(codec), 비디오 모듈(예컨대, 카메라 인터페이스(camera interface), JPEG(Joint Photographic Experts Group) 프로세서, 비디오 프로세서 (video processor), 또는 믹서(mixer), 등), 3D 그래픽 코어(3-dimentional graphic core), 오디오 시스템(audio system), 또는 드라이버(driver) 등을 의미할 수 있다.
SoC(100A)는 AP의 일부 또는 모바일 AP의 일부를 의미할 수 있다.
도 2는 본 발명의 실시 예에 따른 디지털 위상 동기 루프를 포함하는 시스템 온 칩의 다른 실시 예를 나타내는 블록도이다.
입력 클락 신호(FIN)를 생성하는 오실레이터(104)가 SoC(100B)의 내부에 구현된 것을 제외하면, 도 1의 SoC(100A)의 구조와 기능은 도 2의 SoC(100B)의 구조와 기능과 실질적으로 동일하다.
도 3은 본 발명의 실시 예에 따른 디지털 위상 동기 루프(DPLL)의 블록도를 나타낸다. 도 3을 참조하면, DPLL(200)은 디지털 제어 오실레이터(digitally-controlled oscillator(DCO); 230), 주 분주기(main divider; 250), 위상-디지털 변환기(phase-to-digital converter(PDC); 240), 디지털 루프 필터(digital loop filter(DLP); 220), 및 디지털 코드 생성기(DC Gen, 270)를 포함한다. DPLL(200)은 또한, 자동 주파수 제어(automatic frequency control(AFC)) 회로(210), 및 출력 분주기(260)을 더 포함할 수 있다.
디지털 제어 오실레이터(DCO, 230)는 디지털 제어 코드(DC)에 응답하여 출력 발진 신호(FDCO)의 주파수 및 위상을 가변한다.
주 분주기(250)는 출력 발진 신호(FDCO)를 주 분주기(250)의 분주비로 분주하여 제1 피드백 신호(FEED)를 발생한다. 주 분주기(250)의 분주비는 정수 또는 실수일 수 있다.
또한 주 분주기(250)는 제1 피드백 신호(FEED)와 동일한 주파수를 가지되, 서로 다른 위상을 갖는 제2 및 제3 피드백 신호(FEED_PRE, FEED_POST)를 발생한다.
제2 피드백 신호(FEED_PRE)는 제1 피드백 신호(FEED)에 비하여 제1 위상 차이만큼 앞서는 신호일 수 있고, 제3 피드백 신호(FEED_POST)는 제1 피드백 신호(FEED)에 비하여 제2 위상 차이만큼 늦은 신호일 수 있다.
제1 및 제2 위상 차이는 각각은 출력 발진 신호(FDCO)의 p(1 이상의 정수) 클락 싸이클, q(1이상의 정수) 클락 싸이클에 해당할 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제2 피드백 신호(FEED_PRE)는 제1 피드백 신호(FEED)에 비하여 출력 발진 신호(FDCO)의 p 클락 싸이클(p- clock cycles) 앞서는 신호일 수 있고, 제3 피드백 신호(FEED_POST)는 제1 피드백 신호(FEED)에 비하여 출력 발진 신호(FDCO)의 q 클락 싸이클(q-clock cycles) 늦은 신호일 수 있다.
제2 및 제3 피드백 신호(FEED_PRE, FEED_POST)는 데드존-프리 위상-주파수 검출기(도 5의 241) 내의 타이밍을 형성할 수 있다. 이에 대해서는 후술한다.
위상-디지털 변환기(240)는 기준 신호(FIN)와 상기 제1 피드백 신호(FEED)의 위상 차이를 양자화하여 일정한 해상도(resolution)를 갖는 양자화 코드(PDCOUT)로 출력한다. 예컨대, 위상-디지털 변환기(240)는 디지털 제어 오실레이터(230)로부터 출력되는 출력 발진 신호(FDCO)의 위상을 세분화하고, 상기 세분화된 위상 신호를 이용하여 기준 신호(FIN)와 상기 제1 피드백 신호(FEED)의 위상 차이를 양자화한다. 따라서, 양자화 코드(PDCOUT)의 해상도는 출력 발진 신호(FDCO)의 위상을 얼마나 세밀하게 세분화하느냐에 달려 있다. DCO(230)로부터 출력되는 출력 발진 신호(FDCO)는 멀티 페이즈 신호(예컨대, n-페이즈 신호, 여기서 n은 2이상의 정수)일 수 있다.
디지털 루프 필터(220)는 양자화 코드(PDCOUT)를 필터링하여 필터 출력 신호(LFO)를 발생한다.
디지털 코드 생성기(270)는 필터 출력 신호(LFO)를 이용하여 DCO(230)를 정밀하게 제어하기 위한 디지털 제어 코드(DC)를 생성한다.
AFC(210)는 코오스 제어 코드(COARSE)를 생성하고, 디지털 코드 생성기(270)는 정밀 제어 코드에 해당하는 디지털 제어 코드(DC)를 생성한다.
DPLL(200)는 코오스 제어 코드(COARSE)를 조절하여 출력 발진 신호(FDCO)의 주파수를 근사적으로 튜닝하기 위한 코오스 주파수 튜닝 모드와 디지털 제어 코드(DC)를 조절하여 출력 발진 신호(FDCO)의 주파수와 위상을 미세하게 조정하기 위한 미세 주파수 튜닝 모드로 동작할 수 있다.
코오스 주파수 튜닝 모드에서 AFC(210)는 기준 신호(FIN)와 제1 피드백 신호(FEED)를 비교하여 제1 피드백 신호(FEED) 신호의 주파수가 상기 기준 신호(FIN)의 주파수에 근사한 주파수를 가지도록 코오스 제어 코드(COARSE)를 생성한다.
도 4는 본 발명의 다른 실시 예에 따른 디지털 위상 동기 루프(DPLL)의 블록도를 나타낸다. 도 4를 참조하면, DPLL(200A)은 도 4의 DPLL(200)에 비하여, DSM(delta sigma modulation) 모듈(280) 및 DSM 노이즈 제거기(290)를 더 포함할 수 있다.
도 5는 도 3 및 도 4에 도시된 위상-디지털 변환기(PDC)의 일 실시예를 나타내는 구성 블록도이다. 도 5를 참조하면, PDC(240)는 데드존-프리 위상-주파수 검출기(deadzone-free phase frequency detector(DFPFD); 241), 위상 인터폴레이터(phase interpolator; 242) 및 위상 양자화기(phase quantizer; 243)를 포함한다.
위상 인터폴레이터(242)는 출력 발진 신호(FDCO)의 위상을 세분화한다.
도 6은 도 5에 도시된 위상 인터폴레이터의 일부(이하, 제1 위상 인터폴레이터라 함)를 나타내는 회로도이다. 도 7은 도 6에 도시된 위상 인터폴레이터의 동작을 설명하기 위한 파형도이다.
도 6의 제1 위상 인터폴레이터(242-1)는 서로 다른 위상을 가지는 두(2)개의 입력 위상 신호(이하, 제1 및 제2 입력 위상 신호(FDCO[0] 및 FDCO[1])이라 함)를 인터폴레이션하여 서로 다른 다섯(5)개의 출력 위상 신호들(이하, 제1 내지 제5 출력 위상 신호(PI[0] 내지 PI[4])라 함)을 출력한다.
이를 위하여, 제1 위상 인터폴레이터(242-1)는 제1 내지 제5 위상 발생회로(242-11~242-15)를 포함한다.
제1 내지 제5 위상 발생회로(242-11~242-15) 각각은 병렬로 연결된 4개의 인버터들을 포함할 수 있다. 제1 위상 발생회로(242-11)의 4개의 인버터들 각각의 입력으로는, 제1 입력 위상 신호(FDCO[0])가 공통으로 입력되고, 제1 출력 위상 신호(PI[0])가 출력된다.
제2 위상 발생회로(242-12)의 4개의 인버터들 중 3개의 입력으로는, 제1 입력 위상 신호(FDCO[0])가 공통으로 입력되고, 나머지 1개의 입력으로 제2 입력 위상 신호(FDCO[1])가 입력된다. 제3 위상 발생회로(242-13)의 4개의 인버터들 중 2개의 입력으로는, 제1 입력 위상 신호(FDCO[0])가 공통으로 입력되고, 나머지 2개의 입력으로 제2 입력 위상 신호(FDCO[1])가 공통으로 입력된다.
상술한 바와 같은 방식으로, 제1 내지 제5 위상 발생회로(242-11~242-15)로 입력되는 제1 입력 위상 신호(FDCO[0]) 대 제2 입력 위상 신호(FDCO[1])의 조합을 4:0, 3:1, 2:2, 1:3, 0:4로 각각 달리함으로써, 도 7에 도시된 바와 같이 서로 다른 5개의 위상을 가지는 출력 위상 신호들(PI[0]~PI[4])를 얻을 수 있다.
DCO(230)로부터 출력되는 출력 발진 신호(FDCO)는 상술한 바와 같이 멀티 위상 신호일 수 있다. 예컨대, DCO(230)가 8개의 서로 다른 위상(FDCO[0]~FDCO[7])을 갖는 출력 발진 신호(FDCO)를 출력한다고 가정하면, 제1 및 제2 입력 위상 신호(FDCO[0], FDCO[1])는 DCO(230)로부터 출력되는 멀티 위상의 출력 발진 신호 중 이웃하는 위상을 가지는 두 위상 신호일 수 있다.
따라서, 위상 인터폴레이터(242)는 도 6에 도시된 (FDCO[0], FDCO[1])을 인터폴레이션하는 제1 위상 인터폴레이터(242-1) 외에 (FDCO[1], FDCO[2]), (FDCO[2], FDCO[3]), (FDCO[3], FDCO[4]), (FDCO[4], FDCO[5]), (FDCO[6], FDCO[7]) 및 (FDCO[7], FDCO[0]) 각각을 인터폴레이션하는 제2 내지 제8 위상 인터폴레이터들(미도시)이 더 구비하여, DCO(230)로부터 출력되는 8-위상 신호(FDCO[0] ~FDCO[7])를 32-출력 위상 신호로 세분화(즉, 인터폴레이션) 할 수 있다.
제2 내지 제8 위상 인터폴레이터들(미도시)의 각 구조와 기능은 제1 위상 인터폴레이터(242-1)의 구조와 가능과 실질적으로 동일하다.
그러나, 위상 인터폴레이터(242)는 출력 발진 신호(FDCO)의 위상을 세분화하기 위한 하나의 실시예일 뿐, 출력 발진 신호(FDCO)의 위상을 세분화하는 방법은 달라질 수 있다. 예컨대, 위상 인터폴레이터(242) 대신 출력 발진 신호(FDCO)으로부터 서로 다른 위상을 가지는 복수의 위상 신호들을 생성하는 다중 위상 생성기가 사용될 수 있다. 따라서, 위상 인터폴레이터(242)는 출력 발진 신호(FDCO)의 위상 보다 더 많은 위상을 만들어 낼 수 있는 회로로 대체될 수 있다. 위상 인터폴레이터(242)가 제1 및 제2 입력 위상 신호(FDCO[0] 및 FDCO[1])이라 함)를 인터폴레이션함으로써 멀티 위상 신호를 출력하는 것과 달리, 다중 위상 생성기(미도시)는, 입력 위상 신호들을 외삽(extrapolating) 기법을 이용하여 입력 위상 신호들 보다 더 많은 위상을 가지는 출력 위상 신호들을 생성할 수 있다. 예컨대, 다중 위상 생성기(미도시)는, 제1 입력 위상 신호(FDCO[0])로부터 제2 입력 위상 신호(FDCO[1])보다 더 늦은 위상 신호들을 생성할 수 있다.
이와 같이 외삽(extrapolating) 기법을 갖는 다중 위상 생성기의 구조와 동작에 대해서는, 2013.03.15.자로 한국에 출원된 10-2013-0027767에 기재된 내용을 레퍼런스(reference)로 포함한다.
도 8은 도 5에 도시된 위상 양자화기의 일 실시예를 나타내는 구성 블록도이다. 이를 참조하면, 위상 양자화기(243)는 카운터 블록(245), 가산기(247) 및 감산기(248)를 포함한다.
카운터 블록(245)은 복수의 비동기 카운터(245-1~245-32)를 포함할 수 있다. 비동기 카운터(245-1~245-32) 각각은 위상 인터폴레이터(242)로부터 출력되는 인터폴레이션된 위상 신호들(예컨대, 32-위상 신호들(PI[0:31]) 각각에 대응하여 구비되어, 대응하는 위상 신호(PI[0:31] 중 하나)를 수신할 수 있다.
비동기 카운터(245-1~245-32) 각각은 대응하는 위상 신호(예컨대, 32-위상 신호들 중 하나)의 에지(예컨대, 라이징 에지 또는 폴링 에지)를 카운팅하여 4비트의 카운트값(CNT0~CNT3)으로 출력하는 4비트 카운터일 수 있으나, 이에 한정되는 것은 아니다.
복수의 비동기 카운터(245-1~245-32) 각각의 구조와 동작은 실질적으로 동일하므로, 설명의 편의를 위해 제1 비동기 카운터(245-1)의 구조와 동작이 설명된다.
도 9는 도 8에 도시된 제1 비동기 카운터(245-1)의 일 실시예를 나타내는 회로도이다. 제1 비동기 카운터(245-1)는 제1 내지 제4 D플립플롭(246-1 내지 246-4)을 포함할 수 있다. 제1 내지 제4 D 플립플롭(246-1 내지 246-4)은 카운터 리셋 신호(CNT_RESET)에 의해 리셋된다. 제1 D 플립플롭(246-1)의 클럭 단자로는 카운터 클럭 신호(CLK)와 카운터 인에이블 신호(CNT_CLK_EN)의 논리곱 신호가 입력된다.
카운터 클럭 신호(CLK)는 위상 인터폴레이터(242)로부터 출력되는 위상 신호들(예컨대, PI[0]~PI[31]) 중 해당 위상 신호(예컨대, PI[0])이고, 카운터 리셋 신호(CNT_RESET) 및 카운터 인에이블 신호(CNT_CLK_EN)는 DFPFD(241)로부터 출력되는 양자화기 제어 신호들의 일부이다.
제1 비동기 카운터(245-1)는 카운터 인에이블 신호(CNT_CLK_EN)이 인에이블되어 있는 구간에서, 카운터 클럭 신호(CLK), 즉 해당 위상 신호(PI[0])의 에지(예컨대, 라이징 에지 또는 폴링 에지)를 카운팅하여 4비트의 카운트값(CNT0[0]~CNT3[31])으로 출력한다.
다시 도 8을 참조하면, 가산기(247)는 가산기 인에이블 신호(ADD_EN)에 응답하여 복수의 비동기 카운터(245-1~245-32)의 카운트값(CNT0~CNT3)을 모두 합산하여, 합산 카운트 값(ACNT)을 출력한다.
감산기(248)는 합산 카운트 값(ACNT)과 기준 카운트 값(RCNT)의 차이를 산출하여, 이를 양자화 코드(PDCOUT)로 출력한다.
기준 카운트값(RCNT)은 제2 피드백 신호(FEED_PRE)와 제1 피드백 신호(FEED) 사이의 위상 차이에 해당하는 값일 수 있다. 예컨대, 기준 카운트값(RCNT)은 제2 피드백 신호(FEED_PRE)와 제1 피드백 신호(FEED) 사이의 위상 신호(PI[0:31])의 에지(예컨대, 라이징 에지 또는 폴링 에지)를 모두 카운팅한 값일 수 있다.
도 11b는 도 5에 도시된 위상 양자화기의 동작을 설명하기 위한 타이밍도이다. 도 11b를 참조하면, 기준 카운트값(RCNT)은 TF1 시점부터 TF2 시점까지 위상 신호(PI[0:31])의 라이징 에지를 모두 카운팅한 값일 수 있다.
제2 피드백 신호(FEED_PRE)가 제1 피드백 신호(FEED)에 비하여, 출력 발진 신호(FDCO)의 p 클락 싸이클(p-clock cycles) 앞서는 신호인 경우, 기준 카운트값(RCNT)은 p와 32를 곱한 값(즉, pX32)이다. 예컨대, p가 4인 경우, 기준 카운트값(RCNT)은 128일수 있다.
한편, 합산 카운트 값(ACNT)은 제2 피드백 신호(FEED_PRE)와 기준 신호 신호(FIN) 사이의 위상 차이에 해당하는 값일 수 있다. 예컨대, 합산 카운트 값(ACNT)은 제2 피드백 신호(FEED_PRE)와 기준 신호(FIN) 사이의 위상 신호(PI[0:31])의 에지(예컨대, 라이징 에지 또는 폴링 에지)를 모두 카운팅한 값일 수 있다. 도 11b를 참조하면, 합산 카운트 값(ACNT)은 TF1 시점부터 TI 시점까지 위상 신호(PI[0:31])의 라이징 에지를 모두 카운팅한 값일 수 있다.
따라서, 합산 카운트 값(ACNT)과 기준 카운트 값(RCNT)의 차이에 해당하는 양자화 코드(PDCOUT)는 제1 피드백 신호(FEED)와 기준 신호 신호(FIN) 사이의 위상 차이에 해당하는 값이다. 도 11b를 참조하면, 양자화 코드(PDCOUT)는 T1 시점부터 TF2 시점까지 위상 신호(PI[0:31])의 라이징 에지를 모두 카운팅한 값일 수 있다.
다시 도 5를 참조하면, DFPFD(241)는 위상 양자화기(243) 및 디지털 루프 필터(220)의 동작을 제어하기 위한 제어 신호들을 출력한다. DFPFD(241)는 제1 내지 제3 피드백 신호(FEED, FEED_PRE, FEED_POST)를 이용하여 위상 양자화기(243)를 제어하기 위한 제어 신호들(CNT_RESET, CNT_CLK_EN, ADD_EN)을 생성하고, 또한, 디지털 루프 필터(220)의 동작을 제어하기 위한 제어 신호들(DN_PRE, DN_POST)을 생성한다.
도 10은 DFPFD(241)의 일 실시예를 나타내는 회로도이다. 도 11a은 DFPFD(241)의 입력 신호들 및 출력 신호들의 타이밍도이다. 도 10을 참조하면, DFPFD(241)은 제1 내지 제10 D 플립플롭(FF1~FF10), 복수의 논리곱 소자들(AD1~AD4) 및 복수의 부정 논리곱 소자들(ND1, ND2)를 포함한다.
도 10을 참조하면, 제1 D 플립플롭(FF1)의 클럭 단자로는 제3 피드백 신호(FEED_POST)와 제3 D 플립플롭(FF3)의 Q 출력 신호(C)를 논리곱한 신호가 입력된다. 제2 D 플립플롭(FF2)의 클럭 단자로는 제3 피드백 신호(FEED_POST)와 제3 D 플립플롭(FF3)의 Q 출력 신호(C)를 부정논리곱한 신호가 입력된다. 제3 D 플립플롭(FF3)의 클럭 단자로는 제2 피드백 신호(FEED_PRE)가 입력되고, 제4 및 제10 D 플립플롭(FF4, FF10)의 클럭 단자로는 기준 신호(FIN)가 입력된다. 제1 내지 제4 D 플립플롭(FF1~FF4), 제9 및 제10 D 플립플롭(FF9, FF10)의 D 입력 단자는 소정의 전원 전압에 연결되며, 리셋 단자(R)로는 E 신호가 입력된다. E 신호는 제1 내지 제4 D 플립플롭(FF1~FF4)의 Q 출력 단자의 신호(A, B, C, D)를 논리곱한 신호이다. 제5 D 플립플롭(FF5)의 D입력단자는 제6 D 플립플롭(FF6)의 클럭 단자에 접속되고, 제6 D 플립플롭(FF6)의 D입력단자는 제5 및 제7 D 플립플롭(FF5, FF7)의 클럭 단자에 각각 접속된다. 제7 D 플립플롭(FF7)의 D입력단자는 제8 D 플립플롭(FF8)의 클럭 단자에 접속되고, 제8 D 플립플롭(FF6)의 D입력단자는 제7 D 플립플롭(FF7)의 클럭 단자에 접속된다.
제9 D 플립플롭(FF9)의 클럭 단자로는, D 신호의 반전 신호와 C 신호를 논리곱한 신호가 입력된다.
제 5 내지 제8 플립 플롭은 Q 출력으로서, 다운 포스트 신호(DN_POST), 업 포스트 신호(UP_POST), 다운 프리 신호(DN_PRE), 및 업 프리 신호(UP_PRE)를 출력한다. 논리곱 소자(AD4)는 C 신호와 제9 플립 플롭의 Q 출력 신호를 논리곱하여 카운터 리셋 신호(CNT_RESET)로 출력한다.
또한, 부정 논리곱 소자(ND2)는 다운 포스트 신호(DN_POST)의 반전 신호, 다운 프리 신호(DN_PRE), 및 제10 플립 플롭의 Q 출력 신호를 부정 논리곱하여 가산기 인에이블 신호(ADD_EN)로 출력한다.
도 11a를 참조하여, DFPFD(241)의 입력 신호들 및 출력 신호들의 타이밍을 설명하면 다음과 같다.
제2 피드백 신호(FEED_PRE)의 라이징 에지에 응답하여 카운터 리셋 신호(CNT_RESET)는 로우레벨로 디스에이블되고, 카운터 인에이블 신호(CNT_CLK_EN)는 하이레벨로 인에이블되어, 카운터들(245-1~245-32) 각각은 대응하는 위상 신호의 에지(예컨대, 라이징 에지)를 카운팅하기 시작한다.
기준 신호(FIN)의 라이징 에지에 응답하여 카운터 인에이블 신호(CNT_CLK_EN)가 로우레벨로 디스에이블되어, 카운터들(245-1~245-32) 각각의 카운팅이 중단된다. 또한, 기준 신호(FIN)의 라이징 에지에 응답하여 가산기 인에이블 신호(ADD_EN)가 하이레벨로 인에이블된다. 가산기 인에이블 신호(ADD_EN)에 응답하여 가산기(247)는 카운터들(245-1~245-32)의 카운트값들(CNT0[0~31], CNT1[0~31], CNT2[0~31] 및 CNT3[0~31])을 더하여 합산 카운트 값(ACNT)을 출력한다.
이에 따라, 카운터들(245-1~245-32) 각각은 제2 피드백 신호(FEED_PRE)의 라이징 에지와 기준 신호(FIN)의 라이징 에지 사이에 존재하는 대응하는 위상 신호의 라이징 에지를 카운팅할 수 있다. 가산기(247)는 각 카운터들(245-1~245-32)의 카운트값을 더한다. 따라서, 가산기(247)의 출력인 합산 카운트 값(ACNT)은 제2 피드백 신호(FEED_PRE)의 라이징 에지와 기준 신호(FIN)의 라이징 에지 사이에 존재하는 32-위상 신호들의 라이징 에지들을 모두 카운트한 값에 해당한다.
한편, 제3 피드백 신호(FEED_POST)의 폴링 에지에 응답하여 카운터 리셋 신호(CNT_RESET)가 하이레벨로 인에이블되어 카운터들(245-1~245-32) 각각은 리셋된다. 따라서, 카운터들(245-1~245-32) 각각의 카운팅 동작은 최대 제3 피드백 신호(FEED_POST)의 폴링 에지까지 이루어질 수 있다.
제2 피드백 신호(FEED_PRE)와 제3 피드백 신호(FEED_POST)는 카운터들의 동작 구간을 정하는 신호이다. 즉, 카운터들(245-1~245-32) 각각은 제2 피드백 신호(FEED_PRE)의 라이징 에지에서 카운팅을 시작하여, 기준 신호(FIN)의 라이징 에지에서 카운팅을 중단하며, 만약, 제3 피드백 신호(FEED_POST)까지 기준 신호(FIN)의 라이징 에지가 발생하지 않으면, 최대 제3 피드백 신호(FEED_POST)까지 카운팅하고 리셋된다. 따라서, 제2 피드백 신호(FEED_PRE)와 제3 피드백 신호(FEED_POST) 사이의 구간은 위상 양자화기(243)의 동작 범위(dynamic range)라 할 수 있다
도 11a에 도시된 바와 같이, 제2 피드백 신호(FEED_PRE)와 제3 피드백 신호(FEED_POST) 사이에 기준 신호(FIN)의 라이징 에지가 발생하면, 다운 프리 신호(DN_PRE)와 다운 포스트 신호(DN_POST)는 상보적인 레벨(즉, 서로 다른 레벨)을 가지나, 제2 피드백 신호(FEED_PRE)와 제3 피드백 신호(FEED_POST) 사이에 기준 신호(FIN)의 라이징 에지가 발생하지 않으면, 다운 신호(DN_PRE)와 다운 포스트 신호(DN_POST)는 동일한 레벨을 가진다.
PDC(240)의 각 구성요소들은 필요한 구간에서만 인에이이블되도록 제어됨으로써 전력 소모가 줄어들 수 있다.
도 12는 도 3에 도시된 디지털 루프 필터의 일 실시예를 나타내는 구성 블록도이다. 도 12를 참조하면, 디지털 루프 필터(220)는 감산기(221), 멀티플렉서(222), 곱셈기(223), 지연기(225) 및 누산기(224)를 포함할 수 있다.
디지털 루프 필터(220)는 입력 코드(NC_PDC)에 상수(Kp)를 곱한 값 및, 입력 코드(NC_PDC)를 누적(integration)한 값, 혹은 누적값에 계수를 더하거나 곱한 값을 출력할 수 있다.
멀티플렉서(222)는, 다운 프리 신호(DN_PRE) 및 다운 포스트 신호(DN_POST)에 응답하여, 입력 코드(NC_PDC), 제1 한계치(MIN) 및 제2 한계치(MAX) 중 하나를 선택하여 출력한다. 제2 피드백 신호(FEED_PRE)와 제3 피드백 신호(FEED_POST) 사이에 기준 신호(FIN)의 라이징 에지가 발생한 경우에는, 입력 코드(NC_PDC)가 선택되고, 그렇지 않은 경우에는, 제1 한계치(MIN) 또는 제2 한계치(MAX)가 선택된다. 제1 한계치(MIN) 및 제2 한계치(MAX)는 각각 -128, 128일 수 있으나, 이에 한정되는 것은 아니다. 입력 코드(NC_PDC)는 양자화 코드(PDCOUT) 에서 DSM 노이즈값(NOI)을 감산하여 얻어진 값이다. DSM 노이즈값(NOI)에 대해서는 후술한다.
곱셈기(223)는 멀티플렉서(222)의 출력 신호에 상수(Kp)를 곱하여, 제1 정밀 제어 코드(PROP)를 생성한다.
누산기(224)는 멀티플렉서(222)의 출력 신호와 분수 코드(FRAC)를 누산한다. 지연기(225)는 누산 결과에 따라 오버플로 비트/언더플로 비트(OF/UF), 및 분수 코드(FRAC)를 생성한다. 지연기(225)는 플립플롭으로 구현될 수 있다.
감산기(221)는 양자화 코드(PDCOUT)에서 DSM 노이즈값(NOI)을 빼서, 양자화 코드의 DSM 노이즈를 제거하여, 입력 코드(NC_PDC)를 출력한다. 입력 코드(NC_PDC)는 DSM 노이즈가 제거된 양자화 코드에 해당할 수 있다. DSM 노이즈값(NOI)은 DSM 노이즈 제거기(290)로부터 출력된다. 이에 대해서는 후술한다.
다시 도 4를 참조하면, 디지털 제어 코드(DC)는 정밀 제어 코드에 해당할 수 있다. 따라서, 디지털 제어 코드(DC)를 생성하는 디지털 코드 생성기(270)는 미세 조절 회로라 할 수 있으며, DPLL(200)의 피드백 신호(FFEED)의 주파수를 타겟 주파수로 정밀하게 조절할 수 있다. 디지털 제어 코드(DC)는 제1 정밀 제어 코드(PROP), 제2 정밀 제어 코드(ITCD), 및 제3 정밀 제어 코드(FRCD)를 포함한다.
디지털 코드 생성기(270)는 로우/컬럼 디코더(271), 및 PRNG(pseudo random number generator)를 갖는 누산기(272)를 포함한다.
로우/컬럼 디코더(271)는 오버플로 비트(OF)에 응답하여 증가하는 제2 정밀 제어 코드(ITCD)를 생성하고, 언더플로 비트(OF)에 응답하여 감소하는 제2 정밀 제어 코드(ITCD)를 생성할 수 있다.
PRNG를 갖는 누산기(272)는 분수 코드(FRAC)에 응답하여 제3 정밀 제어 코드(FRCD)를 생성한다.
PRNG를 갖는 누산기(272)는 주-분주기(250)로부터 출력되는 클락 신호 (FAP)에 응답하여 분수 코드(FRAC)를 랜덤화시키고 랜덤화된 제3 정밀 제어 코드(FRCD)를 생성한다.
제3 정밀 제어 코드(FRCD)에 따라 DCO(230)로부터 출력된 DCO 클락 신호(FDCO)의 주파수의 해상도(resolution)는 개선되고, PRNG를 갖는 누산기 (272)에 포함된 누산기(미도시)의 스퓨리어스 톤(spurious tone)은 제거될 수 있다.
PRNG를 갖는 누산기(272)의 구조와 동작에 대해서는, 2012.01.25.자로 한국에 출원된 10-2012-0007129에 기재된 내용 또는 2013.01.09.자로 미국에 출원된 13/737,337에 기재된 내용을 레퍼런스(reference)로 포함한다.
도 13은 도 4의 PRNG를 포함하는 누산기의 동작을 설명하기 위한 개념도이다.
우선, 설명의 편의를 위해 제3 정밀 제어 코드(FRCD)는 1-비트라고 가정한다. 도 13을 참조하면, 분수 코드(FRAC)가 증가함에 따라 제3 정밀 제어 코드(FRCD)를 나타내는 신호의 펄스 폭의 합은 증가한다.
예컨대, 분수 코드(FRAC)가 5'b00000일 때, 제3 정밀 제어 코드(FRCD)를 나타내는 신호는 로우 레벨이다.
제1구간(T1)에서 분수 코드(FRAC)가 5'b00001일 때, 제3 정밀 제어 코드(FRCD)를 나타내는 신호는 적어도 하나의 펄스를 포함하고 상기 적어도 하나의 펄스 폭의 합은 주기의 1/32이다
제2구간(T2)에서 분수 코드(FRAC)가 5'b00010일 때, 제3 정밀 제어 코드(FRCD)를 나타내는 신호는 적어도 하나의 펄스를 포함하고 상기 적어도 하나의 펄스 폭의 합은 주기의 2/32이다.
제3구간(T3)에서 분수 코드(FRAC)가 5'b00011일 때 제3 정밀 제어 코드(FRCD)를 나타내는 신호는 적어도 하나의 펄스를 포함하고 상기 적어도 하나의 펄스 폭의 합은 주기의 3/32이다.
제(n-1) 구간(Tn -1)에서 분수 코드(FRAC)가 5'b11111일 때, 제3 정밀 제어 코드(FRCD)를 나타내는 신호는 적어도 하나의 펄스를 포함하고 상기 적어도 하나의 펄스의 폭의 합은 주기의 31/32이다.
이때, 상기 주기는 분수 코드(FRAC)에 포함된 비트들의 수에 관련된 수, 예컨대 즉 32로 가정한다.
도 14는 도 3 및 도 4의 디지털 제어 오실레이터(DCO)의 일 실시예를 나타내는 회로도이다. 도 4과 도 14를 참조하면, DCO(230A)는 링(ring)-형태로 접속된 복수의 인버터들(50-1~50-n; n은 자연수), 복수의 인버터 블록들(51-1~51-n), 전류 원(current source; 52), 및 복수의 커패시터 뱅크 어레이들(53-1~53-n)을 포함한다.
복수의 인버터 블록들(51-1~51-n) 각각은 복수의 인버터들(50-1~50-n) 각각과 병렬로 접속된다. 복수의 인버터 블록들(51-1~51-n) 각각은 지연 셀(delay cell)로 불릴 수 있다.
복수의 인버터 블록들(51-1~51-n) 각각은 제어 코드(PVTC)에 포함된 비트들 중에서 대응되는 적어도 하나의 비트에 응답하여 인에이블 또는 디스에이블 된다.
복수의 인버터 블록들(51-1~51-n) 각각은 병렬로 접속된 인버터들을 포함한다. 인에이블되는 인버터의 개수가 증가할수록 구동 능력이 증가하므로, DCO(230A)의 출력 발진 신호(FDCO)의 주파수는 증가한다.
전류원(52)은 코오스 제어 코드(COARSE)에 응답하여 복수의 인버터들(50-1~50-n)로 공급되는 전류량을 제어할 수 있다. 제어되는 전류량에 따라 DCO(230A)에서 생성되는 출력 발진 신호(FDCO)의 주파수는 조절될 수 있다. 상기 전류량은 전원 전압(VDD)에 관련된다.
즉, 복수의 인버터들(50-1~50-n)로 공급되는 전류량이 증가하면, DCO(230A)의 출력 발진 신호(FDCO)의 주파수는 증가한다.
복수의 커패시터 뱅크 어레이들(53-1~53-n) 각각은 복수의 노드들(ND1~NDn) 각각에 접속된다.
복수의 커패시터 뱅크 어레이들(53-1~53-n) 각각의 커패시턴스는 제1 정밀 제어 코드(PROP), 제2 정밀 제어 코드(ITCD), 및 제3 정밀 제어 코드(FRCD)에 따라 조절될 수 있다. 따라서, 조절되는 커패시턴스에 따라 DCO(230A)의 출력 발진 신호(FDCO)의 주파수는 조절될 수 있다.
실시 예에 따라, DCO(230A)의 출력 발진 신호(FDCO)는 복수의 인버터들 (50-1~50-n) 중 어느 하나, 예컨대 마지막 인버터(50-n)의 출력 신호일 수 있다. 또한, 에 관련될 수 있다. 복수의 인버터들 (50-1~50-n) 각각의 출력 신호가 멀티 위상의 출력 발진 신호(FDCO[0:n-1])를 구성할 수 있다.
도 15는 도 14의 커패시터 뱅크의 동작을 설명하기 위한 개념도이다.
도 4, 도 14, 및 도 15를 참조하면, 복수의 커패시터 뱅크 어레이들(53-1~53-n) 각각의 구조와 동작은 실질적으로 동일하므로, 설명의 편의를 위해 제1커패시터 뱅크 어레이(53-1)의 구조와 동작이 설명된다.
제1커패시터 뱅크 어레이(53-1)는 제1커패시터 어레이(501), 제2커패시터 어레이(503), 및 제3커패시터 어레이(505)를 포함한다.
제1커패시터 어레이(501)는 로우 라인들(ROW1~ROWy), 컬럼 라인들 (COL1~COLx), 및 복수의 제1단위 커패시터들(UCAP1)을 포함하고, 복수의 제1단위 커패시터들(UCAP1) 각각의 온(ON)/오프(OFF)는 제2 정밀 제어 코드(ITCD)에 포함된 비트들 각각에 따라 제어된다.
로우/컬럼 디코더(271)는 오버플로 비트(OF) 및 언더플로 비트(UF)를 수신하여, 제1커패시터 어레이(501)의 로우 라인들(ROW1~ROWy)과 컬럼 라인들 (COL1~COLx) 사이에 연결된 제1단위 커패시터들(UCAP1)을 온(ON)/오프(OFF)하기 위한 제2 정밀 제어 코드(ITCD)를 발생한다.
여기서, "온(ON)"은 제1커패시터 어레이(501)의 총 커패시턴스가 증가하는 동작을 의미하고, "오프(OFF)"는 제1커패시터 어레이(501)의 총 커패시턴스가 감소하는 동작을 의미한다.
예컨대, 로우/컬럼 디코더(271)로 오버플로 비트(OF)가 입력될 때마다 로우/컬럼 디코더(271)는 온(ON)되는 제1단위 커패시터(UCAP1)의 개수가 증가하도록 제2 정밀 제어 코드(ITCD)를 발생한다. 따라서, 제1커패시터 어레이(501)의 총 커패시턴스가 증가하므로, DCO(230A)의 출력 발진 신호(FDCO)의 주파수는 감소한다.
그러나, 로우/컬럼 디코더(271)로 언더플로 비트(UF)가 입력될 때마다 로우/컬럼 디코더(271)는 오프(OFF)되는 제1단위 커패시터(UCAP1)의 개수가 증가하도록 제2 정밀 제어 코드(ITCD)를 발생한다. 따라서, 제1커패시터 어레이(501)의 총 커패시턴스가 감소하므로, DCO(230A)의 출력 발진 신호 (FDCO)의 주파수는 증가한다.
실시 예에 따라, 온(ON)되는 커패시터의 개수는 디폴트로 결정될 수 있다.
제2커패시터 어레이(503)는 복수의 제2단위 커패시터들(UCAP2)을 포함하고, 복수의 제2단위 커패시터들(UCAP2) 각각의 온(ON)/오프(OFF)는 제1 정밀 제어 코드(PROP)에 포함된 비트들 각각에 따라 제어된다.
예컨대, 제1 정밀 제어 코드(PROP)는 써모미터 코드(thermometer code)로 구현될 수 있다.
제3커패시터 어레이(505)는 적어도 하나의 제3단위 커패시터(UCAP3)를 포함하고, 적어도 하나의 제3단위 커패시터(UCAP3)의 온(ON)/오프(OFF)는 제3 정밀 제어 코드(FRCD)에 따라 제어된다. 제3 정밀 제어 코드(FRCD)는 하나 또는 그 이상의 비트를 포함할 수 있다.
도 16은 도 4의 디지털 제어 오실레이터의 다른 실시예를 나타내는 회로도이다.
도 4와 도 16을 참조하면, DCO(230B)는 디지털-아날로그 변환기(digital-to-analogue converter(DAC); 310) 및 전압 제어 오실레이터(voltage-controlled oscillator(VCO); 320)를 포함한다.
도 17은 도 16에 도시된 DAC(310)의 일 실시예를 나타내는 회로도이다. 이를 참조하면, DAC(310)는 제어 코드에 따라 제어 전압(VCTRL)의 레벨을 가변한다. 제어 코드는 코오스 제어 코드(COARSE), 및 제1 내지 제3 정밀 제어 코드(PROP, ITCD, FRCD)를 포함한다.
도 17을 참조하면, DAC(310)는 공급 전압과 제1 노드(NOD1) 사이에 병렬로 접속된 복수의 전류원들(301-1), 제1 노드(NOD1)와 접지 사이에 접속된 트랜지스터들(N0, N1), 제1 노드(NOD1)와 제2 노드(NOD2) 사이에 접속된 저항(R0), 및 제2 노드(NOD2)와 접지 사이에 접속된 커패시터(C0)를 포함할 수 있다. 제어 전압(VCTRL)은 제2 노드(NOD2)의 전압이다.
도 18은 도 16에 도시된 하나의 전류원(310-1)의 일 실시예를 나타내는 회로도이다. 이를 참조하면, 전류원(310-1)은 공급 전압과 제1 노드(NOD1) 사이에 직렬로 접속되는 트랜지스터들(PT, NT)을 포함할 수 있다. 하나의 트랜지스터(PT)는 바이어스 전압(PBIAS)에 의해 제어되고, 다른 하나의 트랜지스터(NT)는 제어 코드 중 하나의 비트(즉, 대응하는 비트, DC[])에 의해 제어될 수 있다.
따라서, 전류원(310-1)은 제어 코드 중 대응하는 비트(DC[])에 의해 온(ON)/오프(OFF)될 수 있다. 즉, 복수의 전류원들 각각의 온(ON)/오프(OFF)는 제어 코드(DC[])에 포함된 비트들 각각에 따라 제어된다.
전류원(310-1)이 "온(ON)"되면, 제어 전압(VCTRL)의 레벨이 높아지고, 전류원(310-1)이 "오프(OFF)"되면, 제어 전압(VCTRL)의 레벨이 낮아진다. 이에 따라, 도 17에 도시된 복수의 전류원들 중 "온(ON)"되는 전류원이 많을수록 제어 전압(VCTRL)의 레벨이 높아진다.
도 19는 도 16에 도시된 VCO(320)의 일 실시예를 나타내는 회로도이다. 이를 참조하면, VCO(320)는 링(ring)-형태로 접속된 복수의 버퍼들(321~324)을 포함한다. 도 19의 실시예에서는 버퍼의 개수가 4이나, 이에 한정되지 않으며, 버퍼의 개수는 2 이상의 자연수일 수 있다. 복수의 버퍼들(321~324) 각각의 차동 출력 신호들이 멀티 위상의 출력 발진 신호(FDCO[0:7])를 구성할 수 있다. 멀티 위상의 출력 발진 신호(FDCO[0:7])의 하나가 주 분주기(250) 및 출력 분주기(260)로 제공될 수 있다.
도 20은 도 19에 도시된 버퍼의 일 실시예를 나타내는 회로도이다.
복수의 버퍼들(321-1~321-n; n은 자연수) 각각의 구조와 동작은 실질적으로 동일하므로, 설명의 편의를 위해 제4 버퍼(324)의 구조와 동작이 설명된다.
버퍼(324)는 복수의 트랜지스터들(P1 내지 P4, 및 N2 내지 N5)을 포함한다. 트랜지스터들(P1 및 P2)은 공급 전압과 정 출력 노드(OUTP) 사이에 병렬로 연결되고, 트랜지스터들(P3 및 P4)은 공급 전압과 부 출력 노드(OUTN) 사이에 병렬로 연결된다. 트랜지스터들(N4 및 N2)은 정 출력 노드(OUTP)와 접지 사이에 직렬로 연결되고, 트랜지스터들(N5 및 N3)은 부 출력 노드(OUTN)와 접지 사이에 직렬로 연결된다. 트랜지스터들(P1 및 N2)의 게이트는 부 입력 노드(INN)에 연결되고, 트랜지스터들(P4 및 N3)의 게이트는 정 입력 노드(INP)에 연결된다.
제어 전압(VCTRL)의 레벨이 높아지면 출력 발진 신호(FDCO[0:7])의 주파수는 증가하고, 제어 전압(VCTRL)의 레벨이 낮아지면 출력 발진 신호(FDCO[0:7])의 주파수는 감소한다.
다시 도 4를 참조하면, 주-분주기(250)는 듀얼-모듈러스 분주기(dual modulus divider) 또는 듀얼-모듈러스 프리스케일러(dual modulus prescaler)로 구현될 수 있다.
예컨대, 주-분주기(250)는 DCO(230)의 DCO 클락 신호(FDCO)를 (N+1)-분주 또는 N-분주하여 클락 신호(FAP)를 생성하고, 클락 신호(FAP)를 P-분주하여 피드백 신호(FFEED)를 생성할 수 있다. P-분주된 클락 신호는 S-분주되고 S-분주된 클락 신호는 (N+1)-분주 또는 N-분주를 선택하기 위한 선택 신호로 사용될 수 있다.
출력 분주기(260)는 DCO(230)의 출력 발진 신호(FDCO)를 분주비로 분주하고 출력 클락 신호(FOUT)를 생성할 수 있다.
DSM 모듈(280)은 입력값을 평균으로 하는 1 비트 혹은 멀티 비트 신호를 생성한다. DSM 모듈(280)은 1 비트 혹은 멀티 비트 신호를 생성할 때 발생하는 잡음을 쉐이핑(shaping)하여 낮은 주파수 영역에는 적은 잡음이 발생하고 높은 주파수 영역에는 상대적으로 많은 잡음이 발생하도록 한다. 폐루프로 동작하는 DPLL(200)은 로우 패스 필터의 특성을 가지므로, DSM 모듈(280)에 의하여 발생하는 고주파수 영역의 많은 잡음은 DPLL(200)의 로우 패스 필터 특성에 의하여 제거 또는 감쇄될 수 있다.
DSM 모듈(280)은 M(정수) 및 K(1이하의 실수)를 수신하여, 분주 제어 신호(M_DIV)를 출력한다. M 및 K는 주 분주기의 분주비(L, 실수)의 정수 부분과 분수 부분일 수 있다. 설명의 편의상, M을 정수 분주비, K를 분수 분주비 또는 소수 분주비라 한다. 예컨대, 주 분주기의 실수 분주비(L)가 100.5라면, M은 100이고, K는 0.5 또는 1/2일 수 있다.
M은 100이고, K는 0.5인 경우, 예컨대, DSM 모듈(280)은 분주 제어 신호(M_DIV)의 평균이 100.5가 되도록, 100과 101이 1:1의 비율을 갖는 분주 제어 신호(M_DIV)를 출력할 수 있다. 이 때, 100과 101이 랜덤화되어 출력된다.
도 21은 도 4에 도시된 DSM 노이즈 제거기의 일 실시예를 나타내는 회로도이다. 도 4 및 도 21을 참조하면, DSM 노이즈 제거기(290)는 실수 분주비(L)의 분수 분주비(K)를 생성하기 위해 사용되는 DSM 모듈(280)로 인하여 발생하는 노이즈에 해당하는 값, 즉, DSM 노이즈값(NOI)을 계산하여 디지털 루프 필터(220)로 피드백한다.
이를 위하여, DSM 노이즈 제거기(290)는 가산기(291), 감산기(292), 누산기(293) 및 지연기(294)를 포함할 수 있다. 가산기(291)는 정수 분주비(M)와 분수 분주비(K)를 더한다. 감산기(292)는 분주 제어 신호(M_DIV)에서 가산기(291)의 출력 신호를 뺀다. 즉, 감산기(292)는 분주 제어 신호(M_DIV)와 가산기(291)의 출력 신호간 차이를 산출한다. 누산기(293)는 감산기(292)의 출력 신호와 DSM 노이즈값(NOI)을 누산한다. 지연기(294)는 누산 결과에 따라, DSM 노이즈값(NOI)을 생성한다. 지연기(294)는 플립플롭으로 구현될 수 있다.
도 22는 본 발명의 일 실시예에 따른 디지털 위상 동기 루프의 동작을 설명하기 위한 플로우챠트이다. 도 22에 도시된 실시예는 미세 주파수 튜닝 모드에서의 디지털 위상 동기 루프의 동작에 해당될 수 있다.
도 1부터 도 22를 참조하면, 미세 주파수 튜닝 모드로 동작하기 전에 미리 디지털 제어 코드의 초기값(예컨대, 디폴트 값)이 설정될 수 있다(S110). 미세 주파수 튜닝 모드에서는 DCO(230)는 디지털 제어 코드(DC)에 응답하여 출력 발진 신호(FDCO)를 출력한다(S120). PDC(240)는 출력 발진 신호(FDCO)의 위상을 세분화한다(S130). 그리고, PDC(240)는 세분화된 위상 신호(예컨대, 32-위상 신호)를 이용하여 피드백 신호(FEED)와 기준 신호(FIN)간의 위상 차이를 디지털 값으로 변환한다(S140). 일 실시예에서, PDC(240)는 피드백 신호(FEED)와 기준 신호(FIN)간의 위상 차이를 직접 산출하는 것이 아니라, 피드백 신호(FEED)와 특정 위상 차이를 갖는 신호인 제2 피드백 신호(FEED_PRE)와 기준 신호(FIN)간의 위상 차이를 산출함으로써, 피드백 신호(FEED)와 기준 신호(FIN)간의 위상 차이를 얻을 수 있다. 피드백 신호(FEED)는 주 분주기(250)가 출력 발진 신호(FDCO)를 소정 분주비로 분주한 신호이다. 이 때, 주 분주기(250)는 DSM(280)로부터 출력되는 분주 제어 신호(M_DIV)에 응답하여 출력 발진 신호(FDCO)를 분주할 수 있다.
DLF(220)는 PDC(240)로부터 출력되는 디지털 값을 필터링하여 디지털 코드 생성기(270)로 제공하고, 디지털 코드 생성기(270)는 DLF(220)의 출력에 따라 상기 디지털 제어 코드(DC)를 생성한다(S150). 생성된 디지털 제어 코드(DC)는 다시 DCO(230)로 인가되어 상술한 단계들(S120 내지 S150)이 반복된다.
도 23은 본 발명의 실시 예에 따른 디지털 위상 동기 루프를 포함하는 휴대용 전자 장치의 블록도를 나타낸다.
도 1부터 도 23를 참조하면, 휴대용 전자 장치(600)는 DPLL(200), 애플리케이션 프로세서(610), 메모리 인터페이스(620), 디스플레이 컨트롤러(630), 연결 (connectivity; 640), 및 멀티미디어 가속(multimedia accelaration; 650)을 포함한다.
휴대용 전자 장치(600)는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
애플리케이션 프로세서(610)는 버스(601)를 통해 메모리 인터페이스(620), 디스플레이 컨트롤러(630), 연결(640), 및 멀티미디어 가속(650)을 제어할 수 있다.
메모리 인터페이스(620)는 내장 메모리 장치를 포함할 수 있고 외부 메모리 장치와 인터페이스할 수 있는 메모리 컨트롤러를 포함할 수 있다.
디스플레이 컨트롤러(630)는 디스플레이에서 디스플레이될 데이터를 상기 디스플레이로 전송할 수 있다.
연결(640)은 GPIO(general purpose input/output(GPIO)) 인터페이스, SPI (serial peripheral interface) 버스, 및/또는 USB OTG(universal serialbus(USB) on-the-go) 등을 포함할 수 있다.
멀티미디어 가속(650)은 카메라 인터페이스, 멀티포멧 코덱(multi format CODEC), 비디오 프리/포스트 프로세서, 및/또는 JPEG 등을 포함할 수 있다.
통상적인 시간-디지털 변환기(TDC: Time-to-digital converter)에 기반한 D PLL 의 경우 면적, 전력 면에서 불리하다. 이에 반해 따라서 TDC 기반의 회로 대비 면적 및 전력 면에서 유리한 위상-디지털 변환기(PDC: Phase-to-digital converter)에 기반한 본 발명의 실시예에 따른 DPLL은 면적 및 전력 면에서 유리하다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A, 100B; 시스템 온 칩
103; 버퍼
200, 200A; 디지털 위상 동기 루프(DPLL)
210; 자동 주파수 제어(automatic frequency control(AFC)) 회로
220; 디지털 루프 필터(digital loop filter)
230; 디지털 제어 오실레이터
240; 위상-디지털 변환기
250; 주 분주기
260; 출력 분주기
270; 디지털 코드 생성기
280; DSM 모듈
290; DSM 노이즈 제거기
241; 데드존-프리 위상-주파수 검출기,
242; 위상 인터폴레이터(phase interpolator)
243:위상 양자화기(phase quantizer)

Claims (20)

  1. 디지털 제어 코드에 응답하여 출력 발진 신호의 주파수 및 위상을 가변하는 디지털 제어 오실레이터;
    상기 출력 발진 신호의 주파수를 분주하여 제1 피드백 신호를 발생하는 주 분주기; 및
    상기 출력 발진 신호의 위상을 세분화하고, 상기 세분화된 위상 신호를 이용하여 기준 신호와 상기 제1 피드백 신호의 위상 차이를 디지털 값으로 변환한 양자화 코드를 생성하는 위상-디지털 변환기를 포함하며,
    상기 디지털 제어 코드는 상기 양자화된 코드에 기초하여 생성되는 디지털 위상 동기 루프(DPLL : Digital Phase Locked Loop).
  2. 제1항에 있어서, 상기 PDC는
    상기 출력 발진 신호의 위상을 세분화하여 서로 다른 위상을 가지는 복수의 출력 위상 신호들을 발생하는 위상 인터폴레이터;
    양자화기 제어 신호에 응답하여, 상기 복수의 출력 위상 신호들의 라이징 에지 및 폴링 에지 중 적어도 하나를 카운트하고, 카운트 값에 기초하여 상기 양자화 코드를 발생하는 위상 양자화기; 및
    상기 위상 양자화기의 동작을 제어하기 위한 상기 양자화기 제어 신호를 발생하는 데드존 프리 위상 주파수 검출기를 포함하는 DPLL.
  3. 제2항에 있어서, 상기 위상 양자화기는
    제2 피드백 신호의 하나의 에지와 상기 기준 신호의 하나의 에지 사이의 상기 복수의 출력 위상 신호들의 에지를 카운트하기 위한 복수의 카운터들;
    상기 복수의 카운터들의 출력을 합산하여 합산 카운트값을 산출하는 가산기; 및
    상기 합산 카운트 값과 기준 카운트 값의 차이를 산출하여 상기 양자화 코드를 발생하는 감산기를 포함하며,
    상기 제2 피드백 신호는 상기 제1 피드백 신호와 제1 위상 차이를 갖는 DPLL.
  4. 제3항에 있어서, 상기 기준 카운트 값은
    상기 제2 피드백 신호는 상기 제1 피드백 신호 간의 상기 제1 위상 차이를 나타내는 값인 DPLL.
  5. 제3항에 있어서, 상기 데드존 프리 위상 주파수 검출기는
    상기 제1 피드백 신호에 응답하여 상기 복수의 카운터들의 카운팅 동작을 시작시키고, 상기 기준 신호에 응답하여 상기 복수의 카운터들의 카운팅 동작을 중단시키는 DPLL.
  6. 제5항에 있어서, 상기 데드존 프리 위상 주파수 검출기는
    제3 피드백 신호에 응답하여 상기 복수의 카운터들을 리셋하며,
    상기 제3 피드백 신호는 상기 제1 피드백 신호와 제2 위상 차이를 갖는 DPLL.
  7. 제1항에 있어서, 상기 DPLL은
    상기 양자화 코드를 수신하여 필터링하는 디지털 루프 필터(220); 및
    상기 디지털 루프 필터의 출력 신호에 따라 상기 디지털 제어 코드를 생성하는 디지털 코드 생성기(270)를 포함하는 DPLL.
  8. 제7항에 있어서, 상기 DPLL은
    실수 분주비에 따라 분주 제어 신호를 발생하는 DSM 모듈을 더 포함하며,
    상기 실수 분주비는 정수 분주비 및 분수 분주비를 포함하고,
    상기 주분주기는 상기 분주 제어 신호에 따라 상기 출력 발진 신호의 주파수를 분주하는 DPLL.
  9. 제8항에 있어서, 상기 DPLL은
    상기 양자화 코드에서 DSM 노이즈를 제거하기 위한 DSM 노이즈 제거기를 더 포함하며,
    상기 DSM 노이즈는 상기 분주 제어 신호에 따른 상기 주분주기의 실제 분주비와 실수 분주비와의 차이에 해당하는 DPLL.
  10. 제1항에 있어서, 상기 DPLL은
    상기 기준 신호와 상기 제1 피드백 신호를 비교하여 상기 제1 피드백 신호의 주파수가 상기 기준 신호의 주파수에 근사한 주파수를 가지도록 코오스 제어 코드를 생성하는 자동 주파수 제어기를 더 포함하고,
    상기 DCO는 상기 코오스 제어 코드에 응답하여 상기 출력 발진 신호의 위상 및 주파수를 가변하는 DPLL.
  11. 디지털 위상 동기 루프(digital phase-locked loop(DPLL))의 동작 방법에 있어서,
    출력 발진 신호의 주파수를 분주하여 제1 피드백 신호를 발생하는 단계;
    상기 출력 발진 신호의 위상을 세분화하고, 상기 세분화된 출력 위상 신호들 발생하는 단계;
    상기 출력 위상 신호들을 이용하여 기준 신호와 상기 제1 피드백 신호의 위상 차이를 디지털 값으로 변환한 양자화 코드를 생성하는 단계;
    상기 양자화된 코드에 기초하여 디지털 제어 코드를 발생하는 단계; 및
    상기 디지털 제어 코드에 따라 상기 출력 발진 신호의 주파수 및 위상을 가변하는 단계를 포함하는 DPLL의 동작 방법.
  12. 제11항에 있어서, 상기 방법은
    상기 제1 피드백 신호와 주파수는 동일하고 제1 위상 차이를 갖는 제2 피드백 신호를 발생하는 단계를 더 포함하며,
    상기 양자화 코드를 생성하는 단계는
    제2 피드백 신호와 상기 기준 신호의 위상 차이를 산출하는 단계;
    제2 피드백 신호와 상기 기준 신호의 위상 차이 및 상기 제1 위상 차이를 이용하여 상기 기준 신호와 상기 제1 피드백 신호의 위상 차이를 산출하는 단계를 포함하는 DPLL의 동작 방법.
  13. 제12항에 있어서, 상기 세분화된 출력 위상 신호들 발생하는 단계는
    상기 출력 발진 신호의 위상을 인터폴레이션하는 단계를 포함하는 DPLL의 동작 방법.
  14. 제13항에 있어서, 상기 제2 피드백 신호와 상기 기준 신호의 위상 차이를 산출하는 단계;
    상기 제2 피드백 신호에 응답하여 인에이블되고 상기 기준 신호에 응답하여 디스에이블되는 양자화기 제어 신호에 응답하여, 상기 인터폴레이션된 출력 위상 신호들의 라이징 에지 및 폴링 에지 중 적어도 하나를 카운트하여 합산 카운트값을 출력하는 단계를 포함하는 DPLL의 동작 방법.
  15. 제14항에 있어서, 상기 제1 위상 차이는
    상기 제2 피드백 신호와 상기 제1 피드백 신호 사이에 발생하는 상기 인터폴레이션된 출력 위상 신호들의 라이징 에지 및 폴링 에지 중 적어도 하나를 카운트한 값인 기준 카운트값에 해당하는 DPLL의 동작 방법.
  16. 제15항에 있어서, 상기 제2 피드백 신호와 상기 기준 신호의 위상 차이를 산출하는 단계는
    상기 합산 카운트값과 상기 기준카운트 값의 차이를 산출하는 단계를 포함하는 DPLL의 동작 방법.
  17. 제11항에 있어서, 상기 출력 발진 신호의 주파수를 분주하여 제1 피드백 신호를 발생하는 단계는
    실수 분주비에 따라 분주 제어 신호를 발생하는 단계; 및
    상기 분주 제어 신호에 따라 상기 출력 발진 신호의 주파수를 분주하는 단계를 포함하며,
    상기 실수 분주비는 정수 분주비 및 분수 분주비를 포함하는 DPLL의 동작 방법.
  18. 제17항에 있어서, 상기 방법은
    상기 양자화 코드에서 DSM 노이즈를 제거하는 단계를 더 포함하며,
    상기 DSM 노이즈는 상기 분주 제어 신호에 따른 주분주기의 실제 분주비와 상기 실수 분주비와의 차이에 해당하는 DPLL의 동작 방법.
  19. 제18항에 있어서, 상기 디지털 제어 코드를 발생하는 단계는
    상기 DSM 노이즈가 제거된 양자화 코드를 수신하여 필터링하는 단계; 및
    상기 필터링된 출력 신호에 따라 상기 디지털 제어 코드를 생성하는 단계를 포함하는 DPLL의 동작 방법.
  20. 디지털 위상 동기 루프(digital phase-locked loop(DPLL)); 및
    상기 DPLL의 출력 발진 신호에 관련된 클락 신호에 응답하여 동작하는 애플리케이션 프로세서를 포함하며,
    상기 DPLL은,
    디지털 제어 코드에 응답하여 출력 발진 신호의 주파수 및 위상을 가변하는 디지털 제어 오실레이터;
    상기 출력 발진 신호의 주파수를 분주하여 제1 피드백 신호를 발생하는 주 분주기; 및
    상기 출력 발진 신호의 위상을 세분화하고, 상기 세분화된 위상 신호를 이용하여 기준 신호와 상기 제1 피드백 신호의 위상 차이를 디지털 값으로 변환한 양자화 코드를 생성하는 위상-디지털 변환기를 포함하며,
    상기 디지털 제어 코드는 상기 양자화된 코드에 기초하여 생성되는 시스템 온 칩(system on chip(SoC)).
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