KR20160149361A - 프랙셔널 스퍼 잡음을 감소시키기 위한 위상 고정 루프 - Google Patents
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Abstract
본 발명에 따른 기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프는, 상기 출력 클록 신호로부터 제 1 시간 지연을 가지는 제 1 인터폴레이터 클록 신호를 생성하는 제 1 위상 인터폴레이터, 상기 출력 클록 신호로부터 제 2 시간 지연을 가지는 제 2 인터폴레이터 클록 신호를 생성하는 제 2 위상 인터폴레이터, 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 하나를 소정의 비율로 선택하도록 제어하는 인터폴레이터 제어 신호를 생성하는 인터폴레이터 제어기, 상기 인터폴레이터 제어 신호에 따라 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 하나를 선택하는 멀티플렉서, 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 선택된 하나를 분주하여 분주 클록 신호를 생성하는 분주기, 그리고 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 대응하여 상기 출력 클록 신호의 주파수를 제어하는 디지털 제어 발진기를 포함한다.
Description
본 발명은 위상 고정 루프에 관한 것으로, 좀 더 구체적으로는 프랙셔널 스퍼 잡음을 감소시키기 위한 위상 고정 루프에 관한 것이다.
최근 멀티밴드 이동통신용 RF 주파수합성기를 구현하는 데 있어서 전하 펌프(Charge Pump) 위상 고정 루프(Phase Locked Loop, 이하 PLL)가 주로 이용되고 있다. 그러나, 전하 펌프 PLL에는 아날로그 회로 설계기술이 집적되어 있고, 아날로그 회로 및 아날로그 신호특성으로 인하여 표준 디지털 CMOS공정에서 제공하는 설계 라이브러리 외에 별도의 추가적인 아날로그 RF 라이브러리가 요구된다. 따라서, 전하 펌프 PLL은 디지털 CMOS공정을 사용하는 디지털 베이스밴드 신호처리 블록과 함께 집적하는데 어려움이 있다. 또한, 최근에 공정기술의 발전으로 디지털 베이스밴드 신호처리 블록은 나노급 디지털 CMOS공정으로 개발되고 있다.
이와 같이 나노기술의 발전에 따라 디지털회로는 대부분 재설계를 하지 않아도 제조하고자 하는 공정기술에 쉽게 적응해서 구현될 수 있으나, 아날로그 RF 회로는 공정기술이 바뀔 때마다 재설계를 해야 하는 문제점이 있다. 또한, CMOS 공정기술이 나노급으로 발전함에 따라서 동작전압도 작아지는 단점이 있다.
나노급 디지털 CMOS 공정에서, 아날로그 RF 회로 설계 시의 여러 문제점을 개선하기 위해 많은 시간과 비용이 소요되고 있다. 따라서, 아날로그 RF 회로 블록을 점점 디지털화하려는 디지털 RF에 대한 연구개발이 활발하게 이루어지고 있다.
본 발명의 목적은 위상 인터폴레이션을 사용할 때 프랙셔널 스퍼(Fractional Spur) 잡음을 감소시키는 위상 고정 루프를 제공하는 데 있다.
본 발명에 따른 기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프는, 상기 출력 클록 신호로부터 제 1 시간 지연을 가지는 제 1 인터폴레이터 클록 신호를 생성하는 제 1 위상 인터폴레이터, 상기 출력 클록 신호로부터 제 2 시간 지연을 가지는 제 2 인터폴레이터 클록 신호를 생성하는 제 2 위상 인터폴레이터, 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 하나를 소정의 비율로 선택하도록 제어하는 인터폴레이터 제어 신호를 생성하는 인터폴레이터 제어기, 상기 인터폴레이터 제어 신호에 따라 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 하나를 선택하는 멀티플렉서, 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 선택된 하나를 분주하여 분주 클록 신호를 생성하는 분주기, 그리고 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 대응하여 상기 출력 클록 신호의 주파수를 제어하는 디지털 제어 발진기를 포함한다.
실시 예로서, 상기 제 1 시간 지연에 의해 발생하는 에러는 상기 제 2 시간 지연에 의해 발생하는 에러와 서로 상보적인 크기를 가진다.
실시 예로서, 상기 인터폴레이터 제어 신호는 서로 다른 비율로 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 하나를 선택하도록 생성된다.
실시 예로서, 상기 인터폴레이터 제어 신호는 의사 랜덤 비트 스트림에 의해 생성된다.
본 발명에 따른 기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프는, 제 1 인터폴레이터 제어 신호에 따라 상기 출력 클록 신호로부터 제 1 시간 지연 또는 제 2 시간 지연을 가지는 제 1 인터폴레이터 클록 신호를 생성하는 제 1 위상 인터폴레이터, 제 2 인터폴레이터 제어 신호에 따라 상기 제 1 인터폴레이터 클록 신호로부터 상기 제 1 시간 지연 또는 상기 제 2 시간 지연을 가지는 제 2 인터폴레이터 클록 신호를 생성하는 제 2 위상 인터폴레이터, 상기 제 1 및 제 2 시간 지연들 중 소정의 비율로 선택된 하나에 따라 상기 제 1 인터폴레이터 클록 신호를 생성하도록 상기 제 1 인터폴레이터 제어 신호를 생성하고, 상기 제 1 및 제 2 시간 지연들 중 비선택된 하나에 따라 상기 제 2 인터폴레이터 클록 신호를 생성하도록 상기 제 2 인터폴레이터 제어 신호를 생성하는 인터폴레이터 제어기, 제 2 인터폴레이터 클록 신호를 분주하여 분주 클록 신호를 생성하는 분주기, 그리고 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 대응하여 상기 출력 클록 신호의 주파수를 제어하는 디지털 제어 발진기를 포함한다.
실시 예로서, 상기 제 1 시간 지연에 의해 발생하는 에러는 상기 제 2 시간 지연에 의해 발생하는 에러와 서로 상보적인 크기를 가진다.
실시 예로서, 상기 제 1 인터폴레이터 제어 신호는 서로 다른 비율로 상기 제 1 및 제 2 시간 지연들 중 하나를 선택하도록 생성된다.
실시 예로서, 상기 제 1 및 제 2 인터폴레이터 제어 신호는 의사 랜덤 비트 스트림에 의해 생성된다.
실시 예로서, 상기 제 1 인터폴레이터 클록 신호를 분주하여 서브 분주 클록 신호를 생성하는 서브 분주기를 더 포함하고, 상기 제 2 위상 인터폴레이터는 상기 서브 분주 클록 신호로부터 상기 제 1 시간 지연 또는 상기 제 2 시간 지연을 가지는 제 2 인터폴레이터 클록 신호를 생성한다.
실시 예로서, 상기 제 1 위상 인터폴레이터는 상기 제 1 및 제 2 시간 지연들 중 선택된 하나에 상기 서브 분주기의 분주비를 곱하여 상기 제 1 인터폴레이터 클록 신호를 생성하도록 제어된다.
본 발명의 실시 예에 따르면, 기본 위상 인터폴레이터와 서로 다른 위상 천이 에러를 발생하는 추가 위상 인터폴레이터를 사용하여 프랙셔널 스퍼(Fractional Spur) 잡음을 감소시키는 위상 고정 루프를 제공할 수 있다.
도 1은 위상 인터폴레이터를 사용하는 일반적인 위상 고정 루프를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 인터폴레이터에서 수행되는 인터폴레이션(Interpolation)을 예시적으로 보여주는 도면이다.
도 3은 도 2의 인터폴레이션(Interpolation)에 대응하는 타이밍도이다.
도 4은 본 발명의 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다.
도 5는 도 4의 제 2 위상 인터폴레이터에서 수행되는 인터폴레이션(Interpolation)을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다.
도 2는 도 1의 인터폴레이터에서 수행되는 인터폴레이션(Interpolation)을 예시적으로 보여주는 도면이다.
도 3은 도 2의 인터폴레이션(Interpolation)에 대응하는 타이밍도이다.
도 4은 본 발명의 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다.
도 5는 도 4의 제 2 위상 인터폴레이터에서 수행되는 인터폴레이션(Interpolation)을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 위상 고정 루프가 본 발명의 특징 및 기능을 설명하기 위한 디지털 회로의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 위상 인터폴레이터를 사용하는 일반적인 위상 고정 루프를 예시적으로 보여주는 블록도이다. 위상 고정 루프(10)는 위상 검출기(11), 디지털 루프 필터(12), 디지털 제어 발진기(13), 분주기(14) 및 위상 인터폴레이터(15)를 포함할 수 있다. 위상 고정 루프(10)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상을 비교하여 출력 클록(CLKout)의 위상을 고정할 수 있다.
위상 검출기(11)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상 차이에 대응하는 값을 가지는 위상 검출 신호(PD)를 생성할 수 있다. 예를 들면, 위상 검출 신호(PD)는 디지털 신호이다. 디지털 루프 필터(12)는 디지털 로직으로 구현되어 저역 통과 필터의 역할을 수행할 수 있다. 디지털 루프 필터(12)는 위상 검출 신호(PD)에 기초하여 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상 차이를 줄이기 위한 주파수 제어 워드(Frequency Control Word, FCW)를 출력할 수 있다. 예를 들면, 주파수 제어 워드(FCW)는 디지털 신호이다. 디지털 제어 발진기(13)는 주파수 제어 워드(FCW)에 따라 출력 클록(CLKout)의 주파수를 제어할 수 있다. 예를 들면, 디지털 제어 발진기(13)는 주파수 제어 워드(FCW)의 값에 대응하는 주파수를 가지는 출력 클록(CLKout)을 출력할 수 있다. 분주기(14)는 위상 인터폴레이터(15)의 출력 신호를 분주하여 분주 클록(CLKdiv)을 생성할 수 있다. 분주기(14)는 분주 클록(CLKdiv)을 위상 검출기(11)로 제공할 수 있다. 예를 들면, 분주 클록(CLKdiv)은 기준 클록(CLKref)과 동일한 주파수로 생성될 수 있다.
위상 인터폴레이터(15)는 출력 클록(CLKout)을 수신하여 출력 클록(CLKout)에 대하여 인터폴레이션(Interpolation)을 수행하고, 인터폴레이션(Interpolation)에 의해 위상이 변경된 신호들을 생성할 수 있다. 예를 들면, 인터폴레이션(Interpolation)은 360도를 소정의 개수의 하부 위상들로 나누는 것을 의미한다. 위상 인터폴레이터(15)는 출력 클록(CLKout)의 하부 위상들에 대응하는 신호들을 생성할 수 있다. 즉, 위상 인터폴레이터(15)는 소정의 하부 위상에 대응하는 출력 클록(CLKout)보다 지연된 신호를 생성할 수 있다. 위상 인터폴레이터(15)를 사용하면, 위상 고정 루프(10)는 인밴드(In-band) 위상 잡음을 감소시킬 수 있다. 다만, 위상 인터폴레이터(15)의 사용으로 인하여, 프랙셔널 스퍼(Fractional Spur) 잡음이 발생할 수 있다.
도 2는 도 1의 인터폴레이터에서 수행되는 인터폴레이션(Interpolation)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 인터폴레이션(Interpolation)은 I 벡터와 Q 벡터 사이의 위상을 소정의 개수로 나누는 것을 의미한다. 예를 들면, 5 비트(bit) 인터폴레이션(Interpolation)은 0도에서 360도 사이를 32개의 하부 위상으로 나눌 수 있다. 이하에서 5 비트(bit) 인터폴레이션(Interpolation)이 예시적으로 설명될 것이다. 하지만 인터폴레이션(Interpolation)은 이것에 한정되지 않는다. 인터폴레이션(Interpolation)은 360도를 임의의 하부 위상들로 나눌 수 있다.
도 2에서 이상적인 인터폴레이션(Interpolation)의 경우는 실선으로 표시되어 있다. 예를 들면, 5 비트(bit) 인터폴레이션(Interpolation)에서 각 하부 위상은 11.25도의 간격으로 위상 천이가 발생할 수 있다. 그러나 실제 인터폴레이션(Interpolation)은 하부 위상들에서 주기적으로 위상 천이 에러가 발생한다. 위상 천이 에러는 이상적인 인터폴레이션(Interpolation)의 하부 위상과 그에 대응하는 실제 인터폴레이션(Interpolation)의 하부 위상 사이의 차이를 의미한다. 도 2에서 실제 인터폴레이션(Interpolation)의 경우는 일점쇄선으로 표시되어 있다.
도 2에서 점들로 이루어진 곡선은 인터폴레이션(Interpolation) 수행 시 각 하부 위상에서 발생하는 위상 천이 에러를 표시한다. 0도와 90도 사이에서 위상 천이 에러는 45도를 중심으로 홀수차 대칭으로 발생한다. 예를 들면, 이상적인 인터폴레이션(Interpolation)의 하부 위상이 45도인 경우, 실제 인터폴레이션(Interpolation)의 하부 위상은 45도로 일치한다. 이상적인 인터폴레이션(Interpolation)의 하부 위상이 0도와 90도 사이인 경우, 실제 인터폴레이션(Interpolation)의 하부 위상은 이상적인 인터폴레이션(Interpolation)의 하부 위상보다 작게 나타난다. 이상적인 인터폴레이션(Interpolation)의 하부 위상이 45도와 90도 사이인 경우, 실제 인터폴레이션(Interpolation)의 하부 위상은 이상적인 인터폴레이션(Interpolation)의 하부 위상보다 크게 나타난다. 또한, 위상 천이 에러는 22.5도 및 67.5도에서 가장 크게 발생한다.
도면에서 실제 인터폴레이션(Interpolation)의 하부 위상은 0도와 90도 사이에만 표시되어 있다. 하지만, 실제 인터폴레이션(Interpolation)의 하부 위상이 90도와 180도 사이, 180도와 270도 사이, 및 270도와 360도 사이에서 0도와 90도 사이의 패턴과 동일하게 반복됨은 이해될 것이다. 따라서, 위상 천이 에러도 0도와 90도 사이의 패턴과 동일하게 나머지 사분면에서 반복된다. 이러한 위상 천이 에러로 인하여 도 1의 위상 고정 루프(10)에서 프랙셔널 스퍼(Fractional Spur) 잡음이 발생할 수 있다.
도 3은 도 2의 인터폴레이션(Interpolation)에 대응하는 타이밍도이다. 도 1 내지 도 3을 참조하면, 출력 클록(CLKout)의 주기는 T 시간으로 가정한다. 서브 클록들(CLKsub1~CLKsub32)은 도 2의 인터폴레이션(Interpolation)의 하부 위상들에 대응하는 신호들이다. 인터폴레이션(Interpolation)은 출력 클록(CLKout)을 지연시킨 서브 클록들(CLKsub1~CLKsub32)을 생성하는 것을 의미한다. 예를 들면, 5 비트(bit) 인터폴레이션(Interpolation)의 경우 인터폴레이션(Interpolation)을 수행하면, 서로 T/32 시간의 위상 차이를 가지는 32개의 서브 클록들(CLKsub1~CLKsub32)을 생성할 수 있다. 제 1 서브 클록(CLKsub1)은 도 2의 11.25도의 하부 위상에 대응할 수 있다. 제 2 서브 클록(CLKsub2)은 도 2의 22.5도의 하부 위상에 대응할 수 있다. 이와 같이 나머지 서브 클록들(CLKsub3~CLKsub32)은 도 2의 하부 위상들에 대응할 수 있다. 위상 인터폴레이터(15)는 소정의 순서에 따라 서브 클록들(CLKsub1~CLKsub32)을 순차적으로 출력할 수 있다. 도 3의 타이밍도는 도 2의 이상적인 인터폴레이션(Interpolation)에 대응하여 도시된 것이다. 따라서, 실제 인터폴레이션(Interpolation)에 의하면 위상 인터폴레이터(15)는 도 3에 도시된 서브 클록들(CLKsub1~CLKsub32)보다 위상 천이 에러만큼 위상이 변경된 신호들을 출력할 것이다.
도 4은 본 발명의 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다. 도 5는 도 4의 제 2 위상 인터폴레이터에서 수행되는 인터폴레이션(Interpolation)을 예시적으로 보여주는 도면이다. 도 4 및 도 5를 참조하면, 위상 고정 루프(100)는 위상 검출기(110), 디지털 루프 필터(120), 디지털 제어 발진기(130), 분주기(140), 제 1 및 제 2 위상 인터폴레이터들(150, 160), 인터폴레이터 제어기(170) 및 멀티플렉서(180)를 포함할 수 있다. 위상 고정 루프(100)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상을 비교하여 출력 클록(CLKout)의 위상을 고정할 수 있다. 또한, 위상 고정 루프(100)는 서로 다른 인터폴레이션(Interpolation)을 수행하는 제 1 및 제 2 위상 인터폴레이터들(150, 160)을 통해 프랙셔널 스퍼(Fractional Spur) 잡음을 감소시킬 수 있다.
제 1 위상 인터폴레이터(150)는 소정의 인터폴레이션(Interpolation)을 수행하여 출력 클록(CLKout)의 위상을 변경한 서브 클록들을 생성할 수 있다. 예를 들면, 제 1 위상 인터폴레이터(150)는 도 2에서 설명된 인터폴레이션(Interpolation)을 수행할 수 있다. 제 1 위상 인터폴레이터(150)는 출력 클록(CLKout)에 인터폴레이션(Interpolation)을 수행하여 제 1 변위 클록(CLKpi1)을 출력할 수 있다.
제 2 위상 인터폴레이터(160)는 제 1 위상 인터폴레이터(150)와 다른 인터폴레이션(Interpolation)을 수행할 수 있다. 예를 들면, 제 2 위상 인터폴레이터(160)는 도 5에 도시된 I' 벡터 및 Q' 벡터 사이의 위상을 소정의 개수로 나누는 인터폴레이션(Interpolation)을 수행할 수 있다. 제 2 위상 인터폴레이터(160)는 출력 클록(CLKout)에 인터폴레이션(Interpolation)을 수행하여 제 2 변위 클록(CLKpi2)을 출력할 수 있다.
여기서 도 5의 인터폴레이션(Interpolation)은 도 2의 I축 및 Q축을 반시계 방향으로 45도 회전시킨 I'축 및 Q'축으로 이루어질 수 있다. 도 5에서 점들로 이루어진 곡선은 인터폴레이션(Interpolation) 수행 시 각 하부 위상에서 발생하는 위상 천이 에러를 표시한다.
도 5의 위상 천이 에러는 도 2의 위상 천이 에러와 상보적인 홀수차 대칭으로 발생할 수 있다. 예를 들면, 도 5에서 이상적인 인터폴레이션(Interpolation)의 하부 위상이 45도인 경우, 실제 인터폴레이션(Interpolation)의 하부 위상은 45도로 일치한다. 이상적인 인터폴레이션(Interpolation)의 하부 위상이 0도와 45도 사이인 경우, 실제 인터폴레이션(Interpolation)의 하부 위상은 이상적인 인터폴레이션(Interpolation)의 하부 위상보다 크게 나타난다. 이상적인 인터폴레이션(Interpolation)의 하부 위상이 45도와 90도 사이인 경우, 실제 인터폴레이션(Interpolation)의 하부 위상은 이상적인 인터폴레이션(Interpolation)의 하부 위상보다 작게 나타난다. 또한, 위상 천이 에러는 22.5도 및 67.5도에서 가장 크게 발생한다.
계속해서 도 4에서, 멀티플렉서(180)는 제 1 변위 클록(CLKpi1) 및 제 2 변위 클록(CLKpi2)을 수신하여 그 중에서 선택된 하나의 신호를 출력할 수 있다. 멀티플렉서(180)는 인터폴레이터 제어 신호(PIcon)에 따라 제 1 변위 클록(CLKpi1) 및 제 2 변위 클록(CLKpi2) 중 하나를 선택할 수 있다.
인터폴레이터 제어기(170)는 멀티플렉서(180)를 제어하는 인터폴레이터 제어 신호(PIcon)를 생성할 수 있다. 인터폴레이터 제어 신호(PIcon)는 제 1 변위 클록(CLKpi1) 및 제 2 변위 클록(CLKpi2) 중 하나를 임의로 선택하도록 생성될 수 있다. 예를 들면, 인터폴레이터 제어 신호(PIcon)는 인터폴레이터 제어기(170)에 포함된 의사 랜덤 비트 스트림(Pseudo Random Bit Stream, 171)에 의해 생성될 수 있다.
분주기(140)는 멀티플렉서(180)로부터 제 1 변위 클록(CLKpi1) 및 제 2 변위 클록(CLKpi2) 중 하나를 수신할 수 있다. 분주기(140)는 수신될 클록 신호를 소정의 값으로 분주하여 분주 클록(CLKdiv)을 생성할 수 있다.
위상 검출기(110)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상 차이에 대응하는 값을 가지는 위상 검출 신호(PD)를 생성할 수 있다. 예를 들면, 위상 검출 신호(PD)는 디지털 신호이다. 디지털 루프 필터(120)는 디지털 로직으로 구현되어 저역 통과 필터의 역할을 수행할 수 있다. 디지털 루프 필터(120)는 위상 검출 신호(PD)에 기초하여 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상 차이를 줄이기 위한 주파수 제어 워드(Frequency Control Word, FCW)를 출력할 수 있다. 예를 들면, 주파수 제어 워드(FCW)는 디지털 신호이다. 디지털 제어 발진기(130)는 주파수 제어 워드(FCW)에 따라 출력 클록(CLKout)의 주파수를 제어할 수 있다. 예를 들면, 디지털 제어 발진기(130)는 주파수 제어 워드(FCW)의 값에 대응하는 주파수를 가지는 출력 클록(CLKout)을 출력할 수 있다.
본 발명에 따른 위상 고정 루프(100)는 서로 상보적인 위상 천이 에러를 포함하는 제 1 및 제 2 위상 인터폴레이터들(150, 160)의 제 1 및 제 2 변위 클록들(CLKpi1, CLKpi2)을 임의적인 순서에 따라 선택할 수 있다. 따라서, 제 1 및 제 2 위상 인터폴레이터들(150, 160)에 의해 발생되는 위상 천이 에러들이 서로 상쇄될 수 있다. 결국, 위상 고정 루프(100)는 프랙셔널 스퍼(Fractional Spur) 잡음을 감소시킬 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다. 도 6을 참조하면, 제 2 위상 인터폴레이터(260)는 제 1 위상 인터폴레이터(250)로부터 제 1 변위 클록(CLKpi1)을 수신할 수 있다. 제 1 및 제 2 위상 인터폴레이터들(250, 260)은 서로 다른 인터폴레이션(Interpolation)을 수행할 수 있다. 인터폴레이터 제어기(270)는 제 1 및 제 2 인터폴레이터 제어 신호들(PIcon1, PIcon2)을 생성할 수 있다. 예를 들면, 제 1 및 제 2 인터폴레이터 제어 신호들(PIcon1, PIcon2)에 따라 제 1 및 제 2 위상 인터폴레이터들(250, 260)은 서로 상보적인 인터폴레이션(Interpolation)을 수행할 수 있다.
제 1 위상 인터폴레이터(250)는 출력 클록(CLKout)을 수신하여 제 1 인터폴레이터 제어 신호(PIcon1)에 따라 도 2 또는 도 5의 인터폴레이션(Interpolation)을 수행할 수 있다. 예를 들면, 제 1 인터폴레이터 제어 신호(PIcon1)는 인터폴레이터 제어기(270)에 포함된 의사 랜덤 비트 스트림(271)에 의해 생성될 수 있다. 제 1 인터폴레이터 제어 신호(PIcon1)는 도 2 및 도 5의 인터폴레이션(Interpolation)들 중 하나를 임의의 순서에 따라 선택하도록 생성될 수 있다. 제 1 위상 인터폴레이터(250)는 제 1 인터폴레이터 제어 신호(PIcon1)에 기초하여 도 2 및 도 5의 인터폴레이션(Interpolation)들 중 하나를 임의의 순서에 따라 수행할 수 있다.
제 2 위상 인터폴레이터(260)는 제 1 변위 클록(CLKpi1)을 수신하여 제 2 인터폴레이터 제어 신호(PIcon2)에 따라 도 2 또는 도 5의 인터폴레이션(Interpolation)을 수행할 수 있다. 예를 들면, 제 2 인터폴레이터 제어 신호(PIcon2)는 제 2 위상 인터폴레이터(260)에서 제 1 위상 인터폴레이터(250)와 상보적인 인터폴레이션(Interpolation)이 수행되도록 생성될 수 있다. 따라서, 제 1 위상 인터폴레이터(250)에서 도 2의 인터폴레이션(Interpolation)이 수행된 경우, 제 2 위상 인터폴레이터(260)는 도 5의 인터폴레이션(Interpolation)을 수행할 수 있다. 제 1 위상 인터폴레이터(250)에서 도 5의 인터폴레이션(Interpolation)이 수행된 경우, 제 2 위상 인터폴레이터(260)는 도 2의 인터폴레이션(Interpolation)을 수행할 수 있다. 제 2 위상 인터폴레이터(260)는 의사 랜덤 비트 스트림(271)에 의해 결정된 임의의 순서에 따라 도 2 또는 도 5의 인터폴레이션(Interpolation)을 수행할 수 있다.
분주기(240)는 제 2 변위 클록(CLKpi2)을 소정의 값으로 분주하여 분주 클록(CLKdiv)을 생성할 수 있다. 예를 들면, 제 2 변위 클록(CLKpi2)은 도 2 및 도 5의 인터폴레이션(Interpolation)이 모두 수행된 신호이다.
위상 검출기(210), 디지털 루프 필터(220) 및 디지털 제어 발진기(230)의 동작들은 도 4에서 설명된 내용과 동일 또는 유사하므로 그 설명을 생략한다.
본 발명에 따른 위상 고정 루프(200)는 서로 상보적인 위상 천이 에러를 포함하는 도 2 및 도 5의 인터폴레이션(Interpolation)을 임의적인 순서에 따라 중첩되어 수행할 수 있다. 예를 들면, 위상 고정 루프(200)는 도 2의 인터폴레이션(Interpolation)을 수행한 후 도 5의 인터폴레이션(Interpolation)을 수행할 수 있다. 또는 위상 고정 루프(200)는 도 5의 인터폴레이션(Interpolation)을 수행한 후 도 2의 인터폴레이션(Interpolation)을 수행할 수 있다. 따라서, 도 2 및 도 5의 인터폴레이션(Interpolation)에 의해 발생되는 위상 천이 에러들이 서로 상쇄될 수 있다. 결국, 위상 고정 루프(200)는 프랙셔널 스퍼(Fractional Spur) 잡음을 감소시킬 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다. 도 7을 참조하면, 제 1 및 제 2 위상 인터폴레이터들(350, 360)은 서로 다른 주파수의 클록 신호를 수신할 수 있다. 제 1 및 제 2 위상 인터폴레이터들(350, 360)은 서로 다른 인터폴레이션(Interpolation)을 수행할 수 있다. 인터폴레이터 제어기(370)는 제 1 및 제 2 인터폴레이터 제어 신호들(PIcon1, PIcon2)을 생성할 수 있다. 예를 들면, 제 1 및 제 2 인터폴레이터 제어 신호들(PIcon1, PIcon2)에 따라 제 1 및 제 2 위상 인터폴레이터들(350, 360)은 서로 상보적인 인터폴레이션(Interpolation)을 수행할 수 있다.
제 1 분주기(340)는 출력 클록(CLKout)을 분주하여 제 1 분주 클록(CLKdiv1)을 생성할 수 있다. 예를 들면, 제 1 분주기(340)의 분주비가 2인 경우, 출력 클록(CLKout)의 주파수가 4GHz이면 제 1 분주 클록(CLKdiv1)의 주파수는 2GHz이다.
제 1 위상 인터폴레이터(350)는 제 1 분주 클록(CLKdiv1)을 수신하여 제 1 인터폴레이터 제어 신호(PIcon1)에 따라 도 2 또는 도 5의 인터폴레이션(Interpolation)을 수행할 수 있다. 예를 들면, 제 1 인터폴레이터 제어 신호(PIcon1)는 인터폴레이터 제어기(370)에 포함된 의사 랜덤 비트 스트림(371)에 의해 생성될 수 있다. 제 1 인터폴레이터 제어 신호(PIcon1)는 도 2 및 도 5의 인터폴레이션(Interpolation)들 중 하나를 임의의 순서에 따라 선택하도록 생성될 수 있다. 제 1 위상 인터폴레이터(350)는 제 1 인터폴레이터 제어 신호(PIcon1)에 기초하여 도 2 및 도 5의 인터폴레이션(Interpolation)들 중 하나를 임의의 순서에 따라 수행할 수 있다.
제 2 분주기(380)는 제 1 변위 클록(CLKpi1)을 분주하여 제 2 분주 클록(CLKdiv2)을 생성할 수 있다. 예를 들면, 제 2 분주기(380)의 분주비가 2인 경우, 제 1 변위 클록(CLKpi1)의 주파수가 2GHz이면 제 2 분주 클록(CLKdiv2)의 주파수는 1GHz이다.
제 2 위상 인터폴레이터(360)는 제 2 분주 클록(CLKdiv2)을 수신하여 제 2 인터폴레이터 제어 신호(PIcon2)에 따라 도 2 또는 도 5의 인터폴레이션(Interpolation)을 수행할 수 있다. 예를 들면, 제 2 인터폴레이터 제어 신호(PIcon2)는 제 2 위상 인터폴레이터(360)에서 제 1 위상 인터폴레이터(350)와 상보적인 인터폴레이션(Interpolation)이 수행되도록 생성될 수 있다. 따라서, 제 1 위상 인터폴레이터(350)에서 도 2의 인터폴레이션(Interpolation)이 수행된 경우, 제 2 위상 인터폴레이터(360)는 도 5의 인터폴레이션(Interpolation)을 수행할 수 있다. 제 1 위상 인터폴레이터(350)에서 도 5의 인터폴레이션(Interpolation)이 수행된 경우, 제 2 위상 인터폴레이터(360)는 도 2의 인터폴레이션(Interpolation)을 수행할 수 있다. 제 2 위상 인터폴레이터(360)는 의사 랜덤 비트 스트림(271)에 의해 결정된 임의의 순서에 따라 도 2 또는 도 5의 인터폴레이션(Interpolation)을 수행할 수 있다.
여기서 제 1 위상 인터폴레이터(350) 및 제 2 위상 인터폴레이터(360)에 입력되는 제 1 변위 클록(CLKpi1) 및 제 2 변위 클록(CLKpi2)의 주파수가 서로 다르다. 그래서, 제 2 위상 인터폴레이터(360)에서의 실질적인 위상 변화량은 제 1 위상 인터폴레이터(350)에서의 실질적인 위상 변화량보다 제 2 분주기(380)의 분주비만큼 클 수 있다. 따라서, 제 1 위상 인터폴레이터(350)는 제 2 분주기(380)의 분주비만큼 큰 위상을 변화하도록 제어될 수 있다.
분주기(390)는 제 2 변위 클록(CLKpi2)을 소정의 값으로 분주하여 제 3 분주 클록(CLKdiv3)을 생성할 수 있다. 예를 들면, 제 2 변위 클록(CLKpi2)은 도 2 및 도 5의 인터폴레이션(Interpolation)이 모두 수행된 신호이다.
위상 검출기(310), 디지털 루프 필터(320) 및 디지털 제어 발진기(330)의 동작들은 도 4에서 설명된 내용과 동일 또는 유사하므로 그 설명을 생략한다.
본 발명에 따른 위상 고정 루프(300)는 서로 상보적인 위상 천이 에러를 포함하는 도 2 및 도 5의 인터폴레이션(Interpolation)을 임의적인 순서에 따라 중첩하여 수행할 수 있다. 예를 들면, 위상 고정 루프(300)는 도 2의 인터폴레이션(Interpolation)을 수행한 후 도 5의 인터폴레이션(Interpolation)을 수행할 수 있다. 또는 위상 고정 루프(200)는 도 5의 인터폴레이션(Interpolation)을 수행한 후 도 2의 인터폴레이션(Interpolation)을 수행할 수 있다. 따라서, 도 2 및 도 5의 인터폴레이션(Interpolation)에 의해 발생되는 위상 천이 에러들이 서로 상쇄될 수 있다. 결국, 위상 고정 루프(300)는 프랙셔널 스퍼(Fractional Spur) 잡음을 감소시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
11, 110, 210, 310 : 위상 검출기
12, 120, 220, 320 : 디지털 루프 필터
13, 130, 230, 330 : 디지털 제어 발진기
14, 140, 240 : 분주기
15 : 위상 인터폴레이터
150, 250, 350 : 제 1 위상 인터폴레이터
160, 260, 360 : 제 2 위상 인터폴레이터
170, 270, 370 : 인터폴레이터 제어기
180 : 멀티플렉서
340 : 제 1 분주기
380 : 제 2 분주기
390 : 제 3 분주기
12, 120, 220, 320 : 디지털 루프 필터
13, 130, 230, 330 : 디지털 제어 발진기
14, 140, 240 : 분주기
15 : 위상 인터폴레이터
150, 250, 350 : 제 1 위상 인터폴레이터
160, 260, 360 : 제 2 위상 인터폴레이터
170, 270, 370 : 인터폴레이터 제어기
180 : 멀티플렉서
340 : 제 1 분주기
380 : 제 2 분주기
390 : 제 3 분주기
Claims (10)
- 기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프에 있어서:
상기 출력 클록 신호로부터 제 1 시간 지연을 가지는 제 1 인터폴레이터 클록 신호를 생성하는 제 1 위상 인터폴레이터;
상기 출력 클록 신호로부터 제 2 시간 지연을 가지는 제 2 인터폴레이터 클록 신호를 생성하는 제 2 위상 인터폴레이터;
상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 하나를 특정 비율로 선택하도록 제어하는 인터폴레이터 제어 신호를 생성하는 인터폴레이터 제어기;
상기 인터폴레이터 제어 신호에 따라 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 하나를 선택하는 멀티플렉서;
상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 선택된 하나를 분주하여 분주 클록 신호를 생성하는 분주기; 그리고
상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 대응하여 상기 출력 클록 신호의 주파수를 제어하는 디지털 제어 발진기를 포함하는 위상 고정 루프. - 제 1 항에 있어서,
상기 제 1 시간 지연에 의해 발생하는 에러는 상기 제 2 시간 지연에 의해 발생하는 에러와 서로 상보적인 크기를 가지는 위상 고정 루프. - 제 1 항에 있어서,
상기 인터폴레이터 제어 신호는 서로 다른 비율로 상기 제 1 및 제 2 인터폴레이터 클록 신호들 중 하나를 선택하도록 생성되는 위상 고정 루프. - 제 1 항에 있어서,
상기 인터폴레이터 제어 신호는 의사 랜덤 비트 스트림에 의해 생성되는 위상 고정 루프. - 기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프에 있어서:
제 1 인터폴레이터 제어 신호에 따라 상기 출력 클록 신호로부터 제 1 시간 지연 또는 제 2 시간 지연을 가지는 제 1 인터폴레이터 클록 신호를 생성하는 제 1 위상 인터폴레이터;
제 2 인터폴레이터 제어 신호에 따라 상기 제 1 인터폴레이터 클록 신호로부터 상기 제 1 시간 지연 또는 상기 제 2 시간 지연을 가지는 제 2 인터폴레이터 클록 신호를 생성하는 제 2 위상 인터폴레이터;
상기 제 1 및 제 2 시간 지연들 중 특정 비율로 선택된 하나에 따라 상기 제 1 인터폴레이터 클록 신호를 생성하도록 상기 제 1 인터폴레이터 제어 신호를 생성하고, 상기 제 1 및 제 2 시간 지연들 중 비선택된 하나에 따라 상기 제 2 인터폴레이터 클록 신호를 생성하도록 상기 제 2 인터폴레이터 제어 신호를 생성하는 인터폴레이터 제어기;
제 2 인터폴레이터 클록 신호를 분주하여 분주 클록 신호를 생성하는 분주기; 그리고
상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 대응하여 상기 출력 클록 신호의 주파수를 제어하는 디지털 제어 발진기를 포함하는 위상 고정 루프. - 제 5 항에 있어서,
상기 제 1 시간 지연에 의해 발생하는 에러는 상기 제 2 시간 지연에 의해 발생하는 에러와 서로 상보적인 크기를 가지는 위상 고정 루프. - 제 5 항에 있어서,
상기 제 1 인터폴레이터 제어 신호는 서로 다른 비율로 상기 제 1 및 제 2 시간 지연들 중 하나를 선택하도록 생성되는 위상 고정 루프. - 제 5 항에 있어서,
상기 제 1 및 제 2 인터폴레이터 제어 신호는 의사 랜덤 비트 스트림에 의해 생성되는 위상 고정 루프. - 제 5 항에 있어서,
상기 제 1 인터폴레이터 클록 신호를 분주하여 서브 분주 클록 신호를 생성하는 서브 분주기를 더 포함하고,
상기 제 2 위상 인터폴레이터는 상기 서브 분주 클록 신호로부터 상기 제 1 시간 지연 또는 상기 제 2 시간 지연을 가지는 제 2 인터폴레이터 클록 신호를 생성하는 위상 고정 루프. - 제 9 항에 있어서,
상기 제 1 위상 인터폴레이터는 상기 제 1 및 제 2 시간 지연들 중 선택된 하나에 상기 서브 분주기의 분주비를 곱하여 상기 제 1 인터폴레이터 클록 신호를 생성하도록 제어되는 위상 고정 루프.
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |