KR101787720B1 - 주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치 및 그 제어 방법 - Google Patents

주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치 및 그 제어 방법 Download PDF

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Abstract

본 발명은 송신 단에서 주파수 편이 변조를 위해 필요한 송신 기술에 대한 것으로, 기존의 아날로그 방식이 아닌 디지털 방식으로 동작하는 위상 동기 루프 회로에 관한 것이다. 일반적으로 아날로그 위상 동기 루프의 발진 주파수의 채널 변경에 있어서도 분주기와 카운터를 사용하여 구현하게 되는데, 이와 같은 블록들이 고속 동작을 해야 하기 때문에 많은 전류를 소모하게 된다. 이에 본 발명은, 무선통신 시스템에서 주파수 편이 변조 방식으로 송신부 및 수신부를 구현할 때 디지털 위상 동기 루프를 이용함으로써 주파수 편이 변조를 용이하게 할 수 있는 디지털 위상 동기 루프 회로 장치 및 그 제어 방법을 제안하고자 한다.

Description

주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치 및 그 제어 방법{DIGITAL PHASE-LOCKED LOOP USING FREQUENCY SHIFT KEYING AND THE METHOD}
본 발명은 송신 단에서 주파수 편이 변조(Frequency Shift Keying, FSK)를 위해서 기존의 아날로그 방식이 아닌 디지털 방식으로 동작하는 위상 동기 루프에 대한 것으로서, 보다 상세하게 송신부의 데이터를 디지털 위상 동기 루프의 입력으로 받아서 주파수 변이를 함으로써, 부가적인 회로를 줄이고, 채널 선택을 유연하게 할 수 있는 주파수 편이 변조 방식의 디지털 위상 동기 루프(Digital Phase-Locked Loop) 회로 장치 및 그 제어 방법에 관한 것이다.
최근 들어, 무선 통신에서 소비 전력을 줄이고, 여러 어플리케이션에서도 유연하게 활용할 수 있도록 송수신부를 구현하는 이슈가 대두되고 있으며, 이러한 이슈에 따라 여러 가지 주파수 편이 변조(FSK) 방식들이 제안된 바 있다.
통상, 송신부에서 주파수 편이 변조를 구현하기 위해 아날로그 위상 동기 루프를 이용하는데, 이러한 아날로그 위상 동기 루프를 사용할 경우에 아날로그 신호 레벨이 매우 중요한 요소이므로 신호를 제대로 전달하기 위해서 여러 가지 버퍼들이 필요하다.
이는 전류 소모를 증대시키는 원인이 될 수 있으며, 아날로그 위상 동기 루프 자체가 공정에 매우 민감하기 때문에 공정이 변하거나 스케일 다운이 되었을 때 거의 대부분의 회로 블록들을 재설계해야 하므로 소요 시간 및 비용이 증가된다.
또한, 아날로그 위상 동기 루프의 위상잡음 중에서 밴드 내 잡음을 줄이는 부분에 대해서는 한계를 보이고 있다. 일반적으로 아날로그 위상 동기 루프의 발진 주파수의 채널 변경에 있어서도 분주기와 카운터를 사용하여 구현하게 되는데, 이와 같은 블록들이 고속 동작을 해야 하기 때문에 많은 전류를 소모하게 된다.
이에 본 발명은, 무선통신 시스템에서 주파수 편이 변조 방식으로 송신부 및 수신부를 구현할 때 디지털 위상 동기 루프를 이용함으로써 주파수 편이 변조를 용이하게 할 수 있는 디지털 위상 동기 루프 회로 장치 및 그 제어 방법을 제안하고자 한다.
또한 본 발명은, 출력되는 주파수의 채널 변경 시 부가적인 회로 없이 유연하게 변경할 수 있는 디지털 위상 동기 루프 회로 장치 및 그 제어 방법을 제안하고자 한다.
또한 본 발명은, 최종 회로의 사용 공정을 바꾸거나 스케일다운(scale-down) 시 유연성을 제공하여 시간 및 비용을 감소시킬 수 있는 디지털 위상 동기 루프 회로 장치 및 그 제어 방법을 제안하고자 한다.
본 발명의 실시예에 따른 주파수 편이 변조(Frequency Shift Keying) 방식의 디지털 위상 동기 루프(Digital Phase-Locked Loop) 회로 장치는, 기준 클럭과 분주 신호의 위상차를 검출하는 위상-주파수 검출부(Phase-Frequency Detector)와, 상기 위상-주파수 검출부의 위상차 검출 결과에 따라 제1 펄스 및 제2 펄스를 발생시키는 펄스 발생부(Pulse Generator)와, 상기 펄스 발생부의 상기 제1 펄스 및 제2 펄스의 상승 엣지(Rising Edge)를 비교하여 상기 제1 펄스와 상기 제2 펄스 간의 시간 간격을 제1 디지털 코드로 변환하는 타임 투 디지털 변환부(Time to Digital Converter)와, 외부 데이터를 제2 디지털 코드로 변조시키는 제1 시그마-델타 변조부(Sigma-Delta Modulator)와, 상기 제1 디지털 코드 및 제2 디지털 코드와, 채널 정보를 포함하는 채널 주파수 코드를 각각 가산하여 제1 디지털 제어 코드를 생성하는 제1 가산기와, 상기 제1 가산기를 통해 생성된 상기 제1 디지털 제어 코드에 대한 오류를 보정한 후 제2 디지털 제어 코드를 생성하는 디지털 필터와(Digital Filter)와, 상기 디지털 필터의 상기 제2 디지털 제어 코드에 따른 디지털 튜닝 워드(Digital Tuning Word)에 대응하여 발진 주파수를 변경하는 디지털 제어 발진부(Digital Control Oscillator)와, 상기 디지털 제어 발진부를 통해 변경되는 발진 주파수를 상기 분주 신호로 분주하는 듀얼 모듈러스 분할부(Dual Modulus Divider)를 포함할 수 있다.
여기서, 상기 디지털 위상 동기 루프 회로 장치는, 상기 제2 디지털 제어 코드를 제3 디지털 코드로 변조하는 제2 시그마-델타 변조부와, 상기 제2 시그마-델타 변조부를 통해 변조되는 상기 제3 디지털 코드와, 상기 디지털 필터로부터 생성되는 상기 제2 디지털 제어 코드를 가산하여 상기 디지털 튜닝 워드를 생성하며, 생성되는 상기 디지털 튜닝 워드를 상기 디지털 제어 발진부로 인가하는 제2 가산기를 더 포함할 수 있다.
또한, 상기 디지털 위상 동기 루프 회로 장치는, 상기 채널 주파수 코드에 따라 출력 값을 변화시켜 상기 발진 주파수를 상기 분주 신호로 분주하기 위한 분주비를 결정하는 모듈러스 제어부(Modulus Controller)를 더 포함할 수 있다.
또한, 상기 위상 주파수 검출부는, 상기 분주 신호와 상기 기준 클럭에 대해서 위상 및 주파수를 비교하고, 업 신호 또는 다운 신호를 출력할 수 있다.
또한, 상기 업 신호는, 상기 기준 클럭이 상기 분주 신호보다 높은 주파수를 가질 경우의 위상 차이를 나타내는 신호인 것을 특징으로 할 수 있다.
또한, 상기 다운 신호는, 상기 기준 클럭이 상기 분주 신호보다 낮은 주파수를 가질 경우의 위상 차이를 나타내는 신호인 것을 특징으로 할 수 있다.
또한, 상기 위상-주파수 검출부는, 상기 업 신호 및 상기 다운 신호를 리셋(reset)하기 위한 리셋 지연 신호를 생성할 수 있다.
또한, 상기 펄스 발생부는, 상기 위상-주파수 검출부의 출력 값에서 디지털 연산 처리에 의해 상기 리셋 지연 신호를 제거할 수 있다.
또한, 상기 타임 투 디지털 변환부는, 상기 제1 펄스와 상기 제2 펄스 간의 시간 간격을 증폭하기 위한 타임 증폭(Time Amplifying) 및 SAR(Successive Approximation) 타입으로 구성될 수 있다.
또한, 상기 타임 투 디지털 변환부는, 클럭을 발생시키는 클럭 발생부와, 상기 제1 펄스와 상기 제2 펄스의 상기 상승 엣지의 시간 간격을 시간 축으로 증폭하는 타임 증폭기와, 상기 제1 디지털 코드가 저장되는 플립플롭(Flip-Flop)을 포함할 수 있다.
또한, 상기 디지털 제어 발진부는, 0.92 GHz를 기본 출력 주파수로 하는 것을 특징으로 할 수 있다.
또한, 상기 기준 클럭은, 20 MHz인 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치의 제어 방법은, 디지털 제어 발진에 따른 주파수 신호를 생성하는 제1 과정과, 상기 주파수 신호를 듀얼 모듈러스(Dual Modulus) 분주비에 따라 분주시키는 제2 과정과, 기준 클럭과 상기 분주비에 따른 분주 신호 간의 위상차를 검출하는 제3 과정과, 검출되는 상기 위상차를 나타내는 신호를 제1 펄스 신호 및 제2 펄스 신호로 변환하는 제4 과정과, 변환되는 상기 제1 펄스 신호와 제2 펄스 신호의 상승 엣지의 시간 차이를 측정하여 제1 디지털 코드를 생성하는 제5 과정과, 상기 제1 디지털 코드와, 1차 시그마 델타 변조 과정을 거친 제2 디지털 코드와, 채널 주파수 코드를 가산하여 제1 디지털 제어 코드를 생성하는 제6 과정과, 상기 제1 디지털 제어 코드의 잡음을 제거한 후 제2 디지털 제어 코드를 생성하는 제7 과정과, 상기 제2 디지털 제어 코드에 대해 2차 시그마 델타 변조 과정을 적용한 후 다시 가산하여 디지털 튜닝 워드를 생성하는 제8 과정을 포함할 수 있다.
또한, 상기 디지털 위상 동기 루프 회로 장치의 제어 방법은, 상기 제8 과정의 수행 후 상기 제1 과정으로 피드백 하는 과정을 더 포함할 수 있다.
또한, 상기 디지털 위상 동기 루프 회로 장치의 제어 방법은, 상기 제1 디지털 제어 코드를 상기 디지털 제어 발진의 입력 범위에 맞춰 스케일링하는 과정을 더 포함할 수 있다.
또한, 상기 제3 과정은, 상기 분주 신호가 상기 기준 클럭보다 높은 주파수를 가질 경우에 다운 신호를 생성하는 과정을 더 포함할 수 있다.
또한, 상기 제3 과정은, 상기 분주 신호가 상기 기준 클럭보다 낮은 주파수를 가질 경우에 업 신호를 생성하는 과정을 더 포함할 수 있다.
또한, 상기 제5 과정은, 상기 제1 펄스 신호와 상기 제2 펄스 신호 간의 시간 간격을 증폭하기 위한 타임 증폭 및 SAR 타입이 이용될 수 있다.
또한, 상기 디지털 위상 동기 루프 회로 장치의 제어 방법은, 상기 기준 클럭과 상기 분주 신호의 위상차가 0이 될 때까지 반복될 수 있다.
또한, 상기 디지털 위상 동기 루프 회로 장치의 제어 방법은, 상기 기준 클럭과 상기 분주 신호의 위상차가 상기 0이 될 때 상기 디지털 제어 발진에 따른 주파수 신호를 송신하는 과정을 더 포함할 수 있다.
본 발명에 의하면, 무선통신 시스템에서 주파수 편이 변조 방식으로 송신부 및 수신부를 구현할 때 디지털 위상 동기 루프를 이용함으로써 주파수 변이 변조를 용이하게 구현하고, 출력되는 주파수의 채널 변경 시 부가적인 회로 없이 유연하게 변경할 수 있다. 그리고, 구현한 회로의 사용 공정을 바꾸거나 스케일 다운시 유연성을 제공함으로써 시간 및 비용을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 주파수 편이 변조(Frequency Shift Keying, FSK) 방식의 디지털 위상 동기 루프 회로 장치에 대한 구성 블록도,
도 2는 도 1의 타임 투 디지털 변환부(Time to Digital Converter, TDC)(300)의 상세 구성 블록도,
도 3은 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로 장치의 위상-주파수 검출부(100)의 출력 파형과 펄스 발생부(200)의 출력 파형을 예시한 도면,
도 4는 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로 장치의 제어 방법을 예시적으로 설명하는 흐름도,
도 5는 본 발명의 실시예에 따라 주파수 편이 변조 방식을 적용하였을 때의 디지털 위상 동기 루프 회로 장치의 출력 파형을 예시한 도면,
도 6은 제1 시그마-델타 변조부(402)로 입력되는 데이터가 0인 경우의 디지털 위상 동기 루프 회로 장치의 출력 파형을 예시한 도면,
도 7은 본 발명의 실시예에 따라 디지털 위상 동기 루프 회로 장치의 출력 위상 잡음 파형을 예시한 도면,
도 8은 본 발명의 실시예에 따라 투 톤(Two Tone) 인가 시 디지털 위상 동기 루프 회로 장치의 출력 파형을 예시한 도면.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 도면부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
첨부된 블록도의 각 블록과 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 블록도의 각 블록 또는 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 블록도의 각 블록 또는 흐름도 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 블록도의 각 블록 및 흐름도의 각 단계에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 블록 또는 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또한, 몇 가지 대체 실시예들에서는 블록들 또는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들 또는 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들 또는 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
본 발명에 따른 주파수 편이 변조(Frequency Shift Keying, FSK) 방식의 디지털 위상 동기 루프 회로 장치는, 기준 클럭(REF_CLK)과 디지털 제어 발진부(Digitally Controlled Oscillator, DCO)의 주파수 위상을 서로 비교하는 위상-주파수 검출부(Phase-Frequency Detector, PFD)와, 위상-주파수 검출부의 주파수 위상 비교 결과에 따라 두 개의 출력 펄스(Pulse_A, Pulse_B)를 발생시키는 펄스 발생부(Pulse Generator)와, 펄스 발생부에서 발생된 두 개의 출력 펄스의 상승 엣지(Rising Edge)를 비교하고 그 시간 차이를 디지털 코드로 변환하는 타임 투 디지털 변환부(Time to Digital Converter, TDC)와, 모뎀(도시 생략됨)으로부터 출력되는 데이터를 디지털 코드로 변환하면서 변조(modulation)시키는 시그마-델타 변조부(Sigma-Delta Modulator, SDM)와, 디지털 코드에 대한 오류를 보정하고 디지털 제어 발진부의 입력 레벨로 변환시키는 디지털 필터(Digital Filter)와, 디지털 코드를 입력 받아 발진 주파수가 변화되도록 하는 디지털 제어 발진부(Digital Control Oscillator)와, 입력된 디지털 코드에 따라 분주비를 변화시키는 듀얼 모듈러스 분할부(Dual Modulus Divider)와, 입력된 디지털 코드를 채널 주파수에 대응하여 변화시키는 모듈러스 제어부(Modulus Controller) 등을 포함할 수 있다.
여기서, 타임 투 디지털 변환부는, 기준 클럭을 입력 받아 다른 클럭을 생성하는 클럭 발생부(Clock Generator)와, 이러한 클럭 신호를 수신하는 다수의 플립플롭(Flip-Flop)들과, 이러한 클럭 신호에 따라 입력신호의 종류를 변화시키는 멀티플렉서(Mulitplexer, Mux)와, 멀티플렉서의 출력을 입력 받아 두 신호의 상승 엣지에 따라서 디지털 코드로 변환시키는 타임 투 디지털 변환부 코어(TDC Core)와, 타임 투 디지털 변환부 코어에서 신호를 전달 받아 시간 축으로 증폭시키는 타임 증폭기(Time Amplifier, TA) 등을 포함할 수 있다.
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치에 대한 구성도로서, 위상-주파수 검출부(100), 펄스 발생부(200), 타임 투 디지털 변환부(300), 제1 시그마-델타 변조부(402), 제2 시그마-델타 변조부(404), 디지털 필터(500), 모듈러스 제어부(600), 디지털 제어 발진부(700), 듀얼 모듈러스 분할부(800), 국부 발진 구동부(900) 등을 포함할 수 있다.
도 1에 도시한 바와 같이, 위상-주파수 검출부(100)는 후술하는 듀얼 모듈러스 분할부(800)에 의해 분주된 신호와 기준 클럭(REF_CLK)를 각각 입력으로 하여 두 개의 신호(분주 신호 및 기준 신호)에 대해서 위상 및 주파수를 비교하고, 업(UP) 신호 또는 다운(DOWN) 신호를 출력하는 역할을 할 수 있다. 또한, 위상-주파수 검출부(100)는 업 신호 및 다운 신호를 리셋(reset) 하기 위한 리셋 지연 신호를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로 장치에서 위상-주파수 검출부(100)와 펄스 발생부(200)의 출력 파형을 각각 예시하고 있다. 도 2에서 (a)는 기준 클럭(REF_CLK), (b)는 듀얼 모듈러스 분할부(800)를 통해 분주된 신호, (c)는 위상-주파수 검출부(100)의 업 신호, (d)는 위상-주파수 검출부(100)의 다운 신호, (e)는 펄스 발생부(200)의 출력 펄스A, (f)는 펄스 발생부(200)의 출력 펄스B, (g)는 (e)와 (f)의 상승 에지의 시간 간격을 각각 나타낼 수 있다.
도 2에 예시한 바와 같이, 위상-주파수 검출부(100)의 업 신호(c)는 기준 클럭(a)이 분주된 신호보다 고 주파수를 가질 경우 해당 위상 차이를 나타내는 신호를 의미하고, 다운 신호(d)는 기준 클럭(a)이 분주된 신호보다 저 주파수를 가질 경우 해당 위상 차이를 나타내는 신호를 각각 의미할 수 있다.
여기서, 위상 차이는 각 신호의 클럭 주기들의 시간 차이를 의미할 수 있다.
펄스 발생부(200)는 위상-주파수 검출부(100)로부터 출력되는 업 신호(c) 및 다운 신호(d)를 연산 처리하여 타임 투 디지털 변환부(300)에서 비교할 수 있도록 두 개의 출력 펄스(e)(f)로 변환하는 역할을 할 수 있다. 즉, 펄스 발생부(200)는 후술하는 타임 투 디지털 변환부(300)에서 위상 차이를 갖는 신호, 즉 시간 간격(g)을 찾아 낼 수 있도록 위상-주파수 검출부(100)로부터 제공되는 업 신호(c) 및 다운 신호(d)를 두 개의 출력 펄스(e)(f)로 변환 및 생성하는 역할을 할 수 있다. 또한, 펄스 발생부(200)는 위상-주파수 검출부(100)의 출력 값에서 디지털 연산 처리에 의해 상술한 리셋 지연 신호를 제거하는 역할을 할 수 있으며, 타임 투 디지털 변환부(300)의 입력에 맞춰서 위상 차이를 새로 생성하는 역할을 할 수 있다.
타임 투 디지털 변환부(300)는 펄스 발생부(200)에서 연산된 두 개의 출력 펄스(e)(f)를 이용하여 구해진 시간 간격(g)을 디지털 코드로 변환하는 역할을 할 수 있다. 이때, 타임 투 디지털 변환부(300)는 저전력 및 고해상도 출력을 위해 두 개의 출력 펄스(e)(f) 간의 시간 간격(g)을 증폭하기 위한 타임 증폭(Time Amplifying) 및 SAR(Successive Approximation) 타입으로 구성될 수 있으며, 도 3에 도시한 바와 같이, 타임 투 디지털 변환부(300)는, 클럭 발생부(302), 멀티플렉서(304), 타임 투 디지털 변환부 코어(306), 타임 증폭기(308), 플립플롭(310) 등을 포함할 수 있다.
타임 투 디지털 변환부(300)의 입력 신호는 Pulse_A(e) 및 Pulse_B(f)로 표현될 수 있으며, 이러한 Pulse_A(e)와 Pulse_B(f)의 상승 엣지의 시간 간격(g)이 분주된 신호(b) 및 기준 클럭(REF_CLK)(a)의 시간 간격과 동일하게 구현될 수 있다.
타임 투 디지털 변환부(300)는 Pulse_A(e) 및 Pulse_B(f)를 입력 받아 두 신호의 상승 엣지의 시간 차이를 디지털 코드, 예를 들면 바이너리 코드(binary code)로 변환하는 역할을 할 수 있으며, 타임 투 디지털 변환부(300)를 통해 변환되는 디지털 코드는 다수 개의 플립플롭(310)에 저장될 수 있다.
여기서 Pulse_A(e) 및 Pulse_B(f)의 상승 엣지의 시간 간격을 타임 증폭기(308)에 전달할 수 있으며, 타임 증폭기(308)는 이러한 상승 엣지의 시간 간격을 시간 축으로 증폭하는 역할을 할 수 있다.
상기 타임 증폭기(308)가 상승 엣지의 시간 간격을 시간 축으로 증폭하게 되면, 멀티플렉서(304)의 컨트롤 신호는 클록 발생부(302)로부터 신호를 받아 상술한 Pulse_A(e) 및 Pulse_B(f)의 신호를 차단하고, 타임 증폭기(308)의 출력인 TA_O_A, TA_O_B를 타임 투 디지털 변환부 코어(306)로 다시 전달하게 된다.
타임 증폭기(308)의 증폭된 신호 TA_O_A 및 TA_O_B를 입력 받은 타임 투 디지털 변환부 코어(306)는 다시 한번 두 신호의 차이를 출력하게 되고, 그 값을 바이너리 디지털 코드로 변환 한 후 다수 개의 플립플롭(310)에 저장하게 된다.
한편, 제1 시그마-델타 변조부(402)는 외부로부터 입력되는 데이터를 제2 디지털 코드로 변조한 후 제1 가산기(10)로 인가할 수 있다.
제1 가산기(10)는 타임 투 디지털 변환부(300)로부터 인가되는 제1 디지털 코드와, 제1 시그마-델타 변조부(402)로부터 인가되는 제2 디지털 코드, 그리고 채널 정보를 포함하는 채널 주파수 코드를 각각 가산하여 제1 디지털 제어 코드를 생성할 수 있다.
이러한 제1 디지털 제어 코드는 디지털 필터(500)로 인가될 수 있으며, 디지털 필터(500)는 인가된 제1 디지털 제어 코드를 제2 시그마 델타 변조부(404) 와 디지털 제어 발진부(700)의 입력 레벨에 맞춰서 제2 디지털 제어 코드로 변환하게 된다. 즉, 디지털 필터(500)는 디지털 코드에 대한 오류를 보정하고 디지털 제어 발진부(700)의 입력 레벨로 변환시키는 역할을 할 수 있다.
디지털 필터(500)로부터의 제2 디지털 제어 코드는 제2 시그마-델타 변조부(404)와 제2 가산기(12)로 인가될 수 있으며, 제2 시그마-델타 변조부(404)를 통과한 제2 디지털 제어 코드는 제3 디지털 코드로 변조된 후 제2 가산기(12)로 인가될 수 있다.
이에 따라, 제2 가산기(12)는 디지털 필터(500)로부터 인가되는 제2 디지털 제어 코드와, 제2 시그마 델타 변조부(404)를 통과하면서 변조된 제3 디지털 코드를 가산하여 디지털 튜닝 워드(digital tuning word)를 생성할 수 있다.
디지털 제어 발진부(700)는 이러한 디지털 튜닝 워드를 인가 받고 그 값에 따라 발진되는 주파수를 변경하는 역할을 할 수 있다.
듀얼 모듈러스 분할부(800)는 디지털 제어 발진부(700)로부터 출력되는 클럭의 주파수를 분주하는 역할을 할 수 있다. 즉, 채널 주파수 코드에 따라 상기 모듈러스 제어부(600)의 출력값이 변하게 되고, 변환된 모듈러스 제어부(600)의 출력값을 입력 받아 듀얼 모듈러스 분할부(800)의 분주비를 변경할 수 있다.
국부 발진 구동부(900)는 디지털 제어 발진부(700)로부터 출력되는 신호의 크기를 조정하는 역할을 할 수 있는데, 예컨대 신호 크기가 크면 줄이고, 작으면 늘림으로써 일정한 크기로 송신할 수 있도록 신호의 크기를 조정할 수 있다.
도 4는 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로 장치의 제어 방법을 예시적으로 도시한 흐름도로서, 도 2의 출력 파형과 함께 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로 장치의 제어 과정을 설명하기로 한다.
도 4에 도시한 바와 같이, 단계(S400)에서는 디지털 제어 발진부(700)의 입력에 디지털 튜닝 워드를 입력함으로써 그에 상응하는 주파수 신호를 생성할 수 있다. 예컨대, 디지털 제어 발진부(700)의 기본 출력 주파수는 시스템의 특성 및 규격에 따라 달라질 수 있으나, 이하에서는 설명의 편의를 위해 디지털 제어 발진부(700)의 기본 출력 주파수를 0.92 GHz로 가정하기로 한다.
만일, 기본 출력 주파수인 0.92 GHz보다 높은 주파수가 디지털 제어 발진부(700)에서 출력되고, 듀얼 모듈러스 분할부(Dual Modulus Divider)(800)의 분주비가 46이고, 기준 클럭(a)이 20 MHz라고 가정한다. 이 또한 시스템의 특성 및 규격에 따라 달라질 수 있다.
이후, 단계(S402)에서는 디지털 제어 발진부(700)의 주파수 출력이 듀얼 모듈러스 분할부(800)로 제공될 수 있으며, 이에 따라 분주비가 46인 분주 신호(b)가 생성될 수 있다.
이렇게 생성된 분주 신호(b)는 단계(S404)에서와 같이, 위상-주파수 검출부(100)로 인가될 수 있으며, 위상-주파수 검출부(100)에서는 이러한 분주 신호(b)와 기준 클럭(a)간의 위상 차이를 비교하고 그 위상 차이를 나타내는 신호를 생성할 수 있다. 본 발명의 실시예에서는 디지털 제어 발진부(700)의 출력 주파수가 기본 주파수보다 높다고 가정하였으므로 상술한 위상 차이를 나타내는 신호는 다운(DOWN) 신호(d)로 생성될 수 있다. 이때, 업(UP) 신호(c)는 리셋을 위한 리셋 지연 신호로 표현될 수 있는데, 이 리셋 지연 신호는 업 신호(c) 및 다운 신호(d) 모두에 포함될 수 있다.
단계(S406)에서 펄스 발생부(200)는 상술한 업 신호(c)와 다운 신호(d)를 XOR 연산 처리할 수 있다. 또한, 리셋 지연 신호를 제거하고 Pulse_B(f)를 생성할 수 있으며, 업 신호(c)를 이용하여 Pulse_A(e)를 생성할 수 있다.
이후, 타임 투 디지털 변환부(300)는 단계(S408)에서와 같이, 상기 Pulse_A(e)와 Pulse_B(f)의 상승 엣지의 차이(시간 간격)를 제1 디지털 코드로 변환할 수 있다. 이때, 본 발명의 실시예에서는, 고해상도 및 전력과 면적 감소를 위해 시간 증폭(time amplifying) 및 SAR(Successive Approximation) 타입을 이용할 수 있다.
이후, 단계(S410)에서는, 시간 측정 후 출력된 제1 디지털 코드와, 외부 데이터가 제1 시그마 델타 변조부(402)를 통과하면서 변조된 제2 디지털 코드와, 외부에서 입력된 채널 주파수 코드가 제1 가산기(10)로 입력될 수 있으며, 이에 따라 이들 제1 디지털 코드, 제2 디지털 코드, 채널 주파수 코드가 가산되어 제1 디지털 제어 코드로 변환될 수 있다.
변환된 제1 디지털 제어 코드는 단계(S412)에서와 같이, 디지털 필터(500)를 통과하면서 디지털 제어 발진부(700)의 입력 레벨에 대응되도록 스케일링 될 수 있으며, 코드 잡음이 제거된 후 제2 디지털 제어 코드로 변환될 수 있다.
변환된 제2 디지털 제어 코드는 제2 시그마-델타 변조부(404)와 제2 가산기(12)로 각각 인가될 수 있으며, 제2 시그마-델타 변조부(404)를 통과하면서 제2 디지털 제어 코드는 제3 디지털 코드로 변조된 후 제2 가산기(12)로 인가될 수 있다. 이에 따라, 디지털 필터(500)로부터 제공된 제2 디지털 제어 코드와, 제2 시그마-델타 변조부(404)를 통과하면서 변조된 제3 디지털 코드가 제2 가산기(12)에 의해 각각 가산되어 디지털 튜닝 워드로 생성될 수 있다(S414).
이러한 디지털 튜닝 워드는 단계(S400)로 피드백하여 디지털 제어 발진부(700)에 입력됨으로써 그에 상응하는 주파수 신호를 생성할 수 있다.
이와 같은 과정들은, 기준 클럭(a)과 분주된 신호(b)의 위상차이가 0이 될 때까지 반복될 수 있다. 그리고, 위상차이가 0이 되면, 디지털 제어 발진부(700)를 통해 원하는 주파수가 생성될 수 있으며, 이렇게 생성되는 주파수에 상술한 외부 데이터를 실어서 송신하게 된다.
도 5 및 도 6은 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로 장치의 동작을 설명하기 위한 출력 파형을 예시한 것이다.
먼저, 도 5는 주파수 편이 변조된 디지털 위상 동기 루프 회로 장치의 출력 파형을 도시화 한 것이다.
디지털 위상 동기 루프 회로 장치의 발진 주파수가 F0라 가정했을 때, 외부 데이터의 주파수 스펙트럼이 도 5에 나타난 것과 같다고 하면, 주파수 편이 변조된 디지털 위상 동기 루프 회로 장치의 출력은 F0 주파수에 외부 데이터의 스펙트럼이 나타난 것과 동일할 수 있다.
그리고 도 6은 외부 데이터가 0일 때 디지털 위상 동기 루프 회로 장치의 출력 파형을 예시한 것으로, 디지털 위상 동기 루프 회로 장치의 기본 주파수인 0.92 GHz에서 락킹(locking)된 것을 확인할 수 있다.
도 7은 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로 장치의 위상 잡음 파형을 예시한 것으로, 인밴드(in-band) 위상 잡음은 10 kHz에서 -105 dBc/Hz의 성능을 보임을 확인할 수 있다.
도 8은 본 발명의 실시예에 따른 디지털 위상 동기 루프 회로 장치에 변조를 실시했을 때의 출력 스펙트럼을 도시화 한 것이다.
예를 들어, 기본 주파수가 0.92 GHz라 가정하고, 외부 데이터의 주파수가 50 kHz라고 가정하면, 출력 스펙트럼에서 두 개의 톤(two tone)인 0.92 GHz와 0.92 GHz + 50 kHz 의 톤들이 확인됨을 알 수 있다.
이상 설명한 바와 같은 본 발명의 실시예에 의하면, 무선통신 시스템에서 주파수 편이 변조 방식으로 송신부 및 수신부를 구현할 때 디지털 위상 동기 루프를 이용함으로써 주파수 편이 변조를 용이하게 하도록 구현한 것이다. 또한 본 발명의 실시예에서는, 출력되는 주파수의 채널 변경 시 부가적인 회로 없이 유연하게 변경할 수 있으며, 최종 회로의 사용 공정을 바꾸거나 스케일다운(scale-down) 시 유연성을 제공하여 시간 및 비용을 줄일 수 있는 주파수 편이 변조 방식의 디지털 위상 동기 루프 회로를 구현한 것이다.
100: 위상-주파수 검출부
200: 펄스 발생부
300: 타임 투 디지털 변환부
302: 클럭 발생부
304: 멀티플렉서
306: 타임 투 디지털 변환부 코어
308: 타임 증폭기
310: 플립플롭
402: 제1 시그마-델타 변조부
404: 제2 시그마-델타 변조부
500: 디지털 필터
600:모듈러스 제어부
700: 디지털 제어 발진부
800: 듀얼 모듈러스 분할부
900: 국부 발진 구동부

Claims (20)

  1. 기준 클럭과 분주 신호의 위상차를 검출하는 위상-주파수 검출부(Phase-Frequency Detector)와,
    상기 위상-주파수 검출부의 위상차 검출 결과에 따라 제1 펄스 및 제2 펄스를 발생시키는 펄스 발생부(Pulse Generator)와,
    상기 펄스 발생부의 상기 제1 펄스 및 제2 펄스의 상승 엣지(Rising Edge)를 비교하여 상기 제1 펄스와 상기 제2 펄스 간의 시간 간격을 제1 디지털 코드로 변환하는 타임 투 디지털 변환부(Time to Digital Converter)와,
    외부 데이터를 제2 디지털 코드로 변조시키는 제1 시그마-델타 변조부(Sigma-Delta Modulator)와,
    상기 제1 디지털 코드 및 제2 디지털 코드와, 채널 정보를 포함하는 채널 주파수 코드를 각각 가산하여 제1 디지털 제어 코드를 생성하는 제1 가산기와,
    상기 제1 가산기를 통해 생성된 상기 제1 디지털 제어 코드에 대한 오류를 보정한 후 제2 디지털 제어 코드를 생성하는 디지털 필터(Digital Filter)와,
    상기 디지털 필터의 상기 제2 디지털 제어 코드에 따른 디지털 튜닝 워드(Digital Tuning Word)에 대응하여 발진 주파수를 변경하는 디지털 제어 발진부(Digital Control Oscillator)와,
    상기 디지털 제어 발진부를 통해 변경되는 발진 주파수를 상기 분주 신호로 분주하는 듀얼 모듈러스 분할부(Dual Modulus Divider)를 포함하며,
    상기 타임 투 디지털 변환부는 상기 제1 펄스와 상기 제2 펄스 간의 시간 간격을 증폭하기 위한 타임 증폭(Time Amplifying) 타입 및 SAR(Successive Approximation) 타입으로 구성되는
    주파수 편이 변조(Frequency Shift Keying) 방식의 디지털 위상 동기 루프(Digital Phase-Locked Loop) 회로 장치.
  2. 제 1 항에 있어서,
    상기 디지털 위상 동기 루프 회로 장치는,
    상기 제2 디지털 제어 코드를 제3 디지털 코드로 변조하는 제2 시그마-델타 변조부와,
    상기 제2 시그마-델타 변조부를 통해 변조되는 상기 제3 디지털 코드와, 상기 디지털 필터로부터 생성되는 상기 제2 디지털 제어 코드를 가산하여 상기 디지털 튜닝 워드를 생성하며, 생성되는 상기 디지털 튜닝 워드를 상기 디지털 제어 발진부로 인가하는 제2 가산기를 더 포함하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치.
  3. 제 1 항에 있어서,
    상기 디지털 위상 동기 루프 회로 장치는,
    상기 채널 주파수 코드에 따라 출력 값을 변화시켜 상기 발진 주파수를 상기 분주 신호로 분주하기 위한 분주비를 결정하는 모듈러스 제어부(Modulus Controller)를 더 포함하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치.
  4. 제 1 항에 있어서,
    상기 위상 주파수 검출부는,
    상기 분주 신호와 상기 기준 클럭에 대해서 위상 및 주파수를 비교하고, 업 신호 또는 다운 신호를 출력하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치.
  5. 제 4 항에 있어서,
    상기 업 신호는,
    상기 기준 클럭이 상기 분주 신호보다 높은 주파수를 가질 경우의 위상 차이를 나타내는 신호인 것을 특징으로 하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치.
  6. 제 4 항에 있어서,
    상기 다운 신호는,
    상기 기준 클럭이 상기 분주 신호보다 낮은 주파수를 가질 경우의 위상 차이를 나타내는 신호인 것을 특징으로 하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치.
  7. 제 4 항에 있어서,
    상기 위상-주파수 검출부는,
    상기 업 신호 및 상기 다운 신호를 리셋(reset)하기 위한 리셋 지연 신호를 생성하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치.
  8. 제 7 항에 있어서,
    상기 펄스 발생부는,
    상기 위상-주파수 검출부의 출력 값에서 디지털 연산 처리에 의해 상기 리셋 지연 신호를 제거하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 타임 투 디지털 변환부는,
    클럭을 발생시키는 클럭 발생부와,
    상기 제1 펄스와 상기 제2 펄스의 상기 상승 엣지의 시간 간격을 시간 축으로 증폭하는 타임 증폭기와,
    상기 제1 디지털 코드가 저장되는 플립플롭(Flip-Flop)을 포함하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치.
  11. 제 1 항에 있어서
    상기 디지털 제어 발진부는, 0.92 GHz를 기본 출력 주파수로 하는 것을 특징으로 하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치.
  12. 제 1 항에 있어서
    상기 기준 클럭은, 20 MHz인 것을 특징으로 하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치.
  13. 디지털 제어 발진에 따른 주파수 신호를 생성하는 제1 과정과,
    상기 주파수 신호를 듀얼 모듈러스(Dual Modulus) 분주비에 따라 분주시키는 제2 과정과,
    기준 클럭과 상기 분주비에 따른 분주 신호 간의 위상차를 검출하는 제3 과정과,
    검출되는 상기 위상차를 나타내는 신호를 제1 펄스 신호 및 제2 펄스 신호로 변환하는 제4 과정과,
    변환되는 상기 제1 펄스 신호와 제2 펄스 신호의 상승 엣지의 시간 차이를 측정하여 제1 디지털 코드를 생성하는 제5 과정과,
    상기 제1 디지털 코드와, 1차 시그마 델타 변조 과정을 거친 제2 디지털 코드와, 채널 주파수 코드를 가산하여 제1 디지털 제어 코드를 생성하는 제6 과정과,
    상기 제1 디지털 제어 코드의 잡음을 제거한 후 제2 디지털 제어 코드를 생성하는 제7 과정과,
    상기 제2 디지털 제어 코드에 대해 2차 시그마 델타 변조 과정을 적용한 후 다시 가산하여 디지털 튜닝 워드를 생성하는 제8 과정을 포함하며,
    상기 제5 과정은, 상기 제1 펄스 신호와 상기 제2 펄스 신호 간의 시간 간격을 증폭하기 위한 타임 증폭 타입 및 SAR 타입이 이용되는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치의 제어 방법.
  14. 제 13 항에 있어서,
    상기 디지털 위상 동기 루프 회로 장치의 제어 방법은,
    상기 제8 과정의 수행 후 상기 제1 과정으로 피드백 하는 과정을 더 포함하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치의 제어 방법.
  15. 제 13 항에 있어서,
    상기 디지털 위상 동기 루프 회로 장치의 제어 방법은,
    상기 제1 디지털 제어 코드를 상기 디지털 제어 발진의 입력 범위에 맞춰 스케일링하는 과정을 더 포함하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치의 제어 방법.
  16. 제 13 항에 있어서,
    상기 제3 과정은,
    상기 분주 신호가 상기 기준 클럭보다 높은 주파수를 가질 경우에 다운 신호를 생성하는 과정을 더 포함하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치의 제어 방법.
  17. 제 13 항에 있어서,
    상기 제3 과정은,
    상기 분주 신호가 상기 기준 클럭보다 낮은 주파수를 가질 경우에 업 신호를 생성하는 과정을 더 포함하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치의 제어 방법.
  18. 삭제
  19. 제 13 항에 있어서,
    상기 디지털 위상 동기 루프 회로 장치의 제어 방법은,
    상기 기준 클럭과 상기 분주 신호의 위상차가 0이 될 때까지 반복되는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치의 제어 방법.
  20. 제 19 항에 있어서,
    상기 디지털 위상 동기 루프 회로 장치의 제어 방법은,
    상기 기준 클럭과 상기 분주 신호의 위상차가 상기 0이 될 때 상기 디지털 제어 발진에 따른 주파수 신호를 송신하는 과정을 더 포함하는
    주파수 편이 변조 방식의 디지털 위상 동기 루프 회로 장치의 제어 방법.
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