KR20220163795A - 디지털 위상 보간기, 클럭 신호 발생기, 및 이를 포함하는 휘발성 메모리 장치 - Google Patents

디지털 위상 보간기, 클럭 신호 발생기, 및 이를 포함하는 휘발성 메모리 장치 Download PDF

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Abstract

디지털 위상 보간기, 클럭 신호 발생기, 및 이를 포함하는 휘발성 메모리 장치가 개시된다. 본 개시의 기술적 사상에 따른 클럭 신호 발생기는, 외부 클럭 신호를 기초로 상호 위상차를 갖는 제1 내부 신호 및 제2 내부 신호를 생성하는 내부 신호 발생기, 제1 제어 신호에 응답하여 제1 내부 신호와 제2 내부 신호를 보간하여 제1 보간 신호를 생성하는 제1 위상 보간기, 제2 제어 신호에 응답하여 제1 내부 신호와 제2 내부 신호를 보간하여 제2 보간 신호를 생성하는 제2 위상 보간기, 및 선택 신호에 응답하여 제1 보간 신호 및 제2 보간 신호 중 어느 하나를 선택하고, 선택된 보간 신호를 내부 클럭 신호로 출력하는 선택부를 포함한다.

Description

디지털 위상 보간기, 클럭 신호 발생기, 및 이를 포함하는 휘발성 메모리 장치{DIGITAL PHASE INTERPOLATOR, CLOCK SIGNAL GENERATOR, AND VOLITILE MEMORY DEVICE INCLUDING THE SAME}
본 개시의 기술적 사상은 전자 장치에 관한 것이며, 더욱 상세하게는, 디지털 위상 보간기, 클럭 신호 발생기, 및 이를 포함하는 휘발성 메모리 장치에 관한 것이다.
일반적으로, 반도체 장치의 내부 회로에서는 다양한 목적을 위해 입출력 신호들의 미세한 지연시간을 조절하는 회로가 사용된다. 특히 내부 클럭 신호 등의 지연시간을 조절하기 위한 용도로서 디지털 위상 보간기(phase interpolator)가 보편적으로 사용되고 있다.
이러한 디지털 위상 보간기는 서로 다른 위상을 가지는 두 개의 입력 신호들을 수신하고 두 개의 입력 신호들을 보간함으로써 두 입력 신호들 사이에 있는 특정 위상을 가지는 보간 신호를 발생하는 장치이다. 디지털 위상 보간기는 간단한 회로로 구현될 수 있고 원하는 위상을 정밀하게 출력할 수 있기 때문에 세미 디지털 지연동기 루프(Semi-digital Delay Locked Loop, Semi-digital DLL)와 같은 다양한 응용회로들에서 사용된다.
본 개시의 기술적 사상은, 딜레이 설정값에 따라 두 개의 보간 신호들 중 어느 하나를 선택적으로 출력하는 디지털 위상 보간기, 클럭 신호 발생기, 및 이를 포함하는 휘발성 메모리 장치를 제공하는 것이다.
일 측면에서, 본 개시의 기술적 사상에 따른 외부 클럭 신호를 수신하여 내부 클럭 신호를 생성하는 클럭 신호 발생기는, 외부 클럭 신호를 기초로 제1 내부 신호 및 제2 내부 신호를 생성하는 내부 신호 발생기, 제1 내부 신호는 제2 내부 신호와 소정의 위상차를 갖고, 제1 제어 신호에 응답하여 제1 내부 신호와 제2 내부 신호를 보간하여 제1 보간 신호를 생성하는 제1 위상 보간기, 제1 보간 신호는 제1 내부 신호로부터 미리 설정된 딜레이 스텝의 2N(N은 0이상의 정수)배만큼 딜레이된 신호이고, 제2 제어 신호에 응답하여 제1 내부 신호와 제2 내부 신호를 보간하여 제2 보간 신호를 생성하는 제2 위상 보간기, 제2 보간 신호는 제1 내부 신호로부터 미리 설정된 딜레이 스텝의 2N+1배만큼 딜레이된 신호이고, 및 선택 신호에 응답하여 제1 보간 신호 및 제2 보간 신호 중 어느 하나를 선택하고, 선택된 보간 신호를 내부 클럭 신호로 출력하는 선택부를 포함한다.
다른 측면에서, 본 개시의 기술적 사상에 따른 제1 내부 신호 및 제2 내부 신호를 수신하여 내부 클럭 신호를 생성하는 디지털 위상 보간기는, 제2 내부 신호가 인가되는 제1 노드와 제2 노드 사이에 접속된 제1 인버터 그룹과, 제1 내부 신호가 인가되는 제3 노드와 제2 노드 사이에 접속된 제2 인버터 그룹을 포함하는 제1 위상 보간기, 제3 노드와 제4 노드 사이에 접속된 제3 인버터 그룹과, 제1 노드와 제4 노드 사이에 접속된 제4 인버터 그룹을 포함하는 제2 위상 보간기, 제2 노드 연결되는 제1 입력 단자와 제4 노드에 연결되는 제2 입력 단자, 선택 신호가 인가되는 제3 입력 단자, 및 내부 클럭 신호가 전달되는 제5 노드에 연결되는 출력 단자를 구비하는 선택기, 및 데이터 입력 단자, 제5 노드에 연결된 클럭 입력 단자, 및 선택 신호가 출력되는 출력 단자를 구비하는 플립-플롭을 포함하되, 제1 내지 제4 인버터 그룹 각각은, 적어도 하나의 인버터와, 적어도 하나의 인버터의 크기보다 작은 크기를 갖는 하프 스트렝스 인버터를 포함한다.
또 다른 측면에서, 본 개시의 기술적 사상에 따른 휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 외부 클럭 신호를 수신하여 내부 클럭 신호를 생성하는 클럭 신호 발생기, 내부 클럭 신호에 응답하여 메모리 셀 어레이로부터 센싱된 데이터를 전송하도록 구성된 데이터 입출력 회로, 및 제1 내지 제3 제어 신호들을 클럭 신호 발생기에 출력하도록 구성된 제어 로직 회로를 포함하되, 클럭 신호 발생기는, 외부 클럭 신호를 기초로 제1 내부 신호 및 제2 내부 신호를 생성하는 내부 신호 발생기, 제1 내부 신호는 제2 내부 신호와 소정의 위상차를 갖고, 제1 내지 제3 제어 신호들 중 제1 제어 신호에 응답하여 제1 내부 신호와 제2 내부 신호를 보간하여 제1 보간 신호를 생성하는 제1 위상 보간기, 제1 내지 제3 제어 신호들 중 제2 제어 신호에 응답하여 제1 내부 신호와 제2 내부 신호를 보간하여 제2 보간 신호를 생성하는 제2 위상 보간기, 선택 신호에 응답하여 제1 보간 신호 및 제2 보간 신호 중 어느 하나를 선택하고, 선택된 보간 신호를 내부 클럭 신호로 출력하는 선택부, 및 선택된 보간 신호가 반전된 반전 신호를 클럭 입력으로 수신하고, 제1 내지 제3 제어 신호들 중 제3 제어 신호를 데이터 입력으로 수신하고, 반전 신호의 엣지에 응답하여 선택 신호를 생성하는 플립-플롭을 포함한다.
본 개시의 기술적 사상에 의하면, 딜레이 설정값에 따라 두 개의 보간 신호들 중 어느 하나를 선택적으로 출력함으로써, 내부 클럭 신호의 지터가 데이터 입출력 버퍼에 전달되는 것이 방지되고 내부 클럭 신호의 신뢰성이 증가하는 효과가 있다.
도 1은 본 개시의 일 실시예에 따른 휘발성 메모리 장치를 설명하기 위한 도면이다.
도 2는 본 개시의 일 실시예에 따른 클럭 신호 발생기를 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 개시의 일 실시예에 따른 디지털 위상 보간기를 설명하기 위한 도면이다.
도 4a 및 도 4b는 본 개시의 다른 실시예에 따른 디지털 위상 보간기를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 개시의 또 다른 실시예에 따른 디지털 위상 보간기를 설명하기 위한 도면이다.
도 6은 본 개시의 일 실시예에 따른 클럭 신호 발생기의 동작 방법을 설명하기 위한 흐름도이다.
도 7은 본 개시의 일 실시예에 따른 휘발성 메모리 장치가 적용된 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다. 본 개시의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 개시를 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 개시는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 개시를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 개시의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
도 1은 본 개시의 일 실시예에 따른 휘발성 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 휘발성 메모리 장치(100)는 반도체 소자를 기반으로 하는 저장 장치일 수 있다. 예시적으로, 휘발성 메모리 장치(100)는 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate SDRAM), LPDDR SDRAM(Low Power Double Data Rate SDRAM), GDDR SDRAM(Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, 사이리스터 RAM(Thyristor RAM, TRAM) 등과 같은 휘발성 메모리일 수 있다.
휘발성 메모리 장치(100)는 외부로부터 공급 전압들을 제공받아 동작할 수 있다. 휘발성 메모리 장치(100)는 외부 장치, 예를 들어, CPU(Central Processing Unit) 또는 메모리 컨트롤러로부터 커맨드(CMD), 어드레스(ADDR) 및 제어 신호들을 수신하고, 데이터 패드들(DQ)을 통해 데이터를 입력 또는 출력할 수 있다. 휘발성 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함할 수 있다.
메모리 셀 어레이(110)는 로우들 및 칼럼들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 메모리 셀들과 연결되는 복수 개의 워드 라인들과 복수 개의 비트 라인들을 포함할 수 있다. 복수의 워드 라인들은 메모리 셀들의 로우들과 연결될 수 있다. 복수의 비트 라인들은 메모리 셀들의 칼럼들과 연결될 수 있다.
주변 회로(120)는 어드레스 버퍼(121), 로우 디코더(122), 컬럼 디코더(123), 제어 로직 회로(124), 센스 증폭기(125), 클럭 신호 발생기(126), 및 데이터 입출력 회로(127)를 포함할 수 있다.
어드레스 버퍼(121)는 CPU 또는 메모리 컨트롤러로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스(ADDR)는 메모리 셀 어레이(110)의 로우를 어드레싱하는 로우 어드레스(RA)와 메모리 셀 어레이(110)의 칼럼을 어드레싱하는 칼럼 어드레스(CA)를 포함할 수 있다. 실시예에 따라, 커맨드(CMD)와 어드레스(ADDR)는 커맨드 어드레스 버스를 통해 휘발성 메모리 장치(100)로 제공될 수 있다. 커맨드 어드레스 버스에는 시계열적으로 커맨드(CMD) 또는 어드레스(ADDR)가 실릴 수 있다. 어드레스 버퍼(121)는 로우 어드레스(RA)를 로우 디코더(122)로 전송하고, 칼럼 어드레스(CA)를 칼럼 디코더(123)로 전송할 수 있다.
로우 디코더(122)는 메모리 셀 어레이(110)와 연결된 복수의 워드 라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(122)는 어드레스 버퍼(121)로부터 수신된 로우 어드레스(RA)를 디코딩하여, 로우 어드레스(RA)에 상응하는 어느 하나의 워드 라인을 선택하고, 선택된 워드 라인을 활성화시킬 수 있다.
칼럼 디코더(123)는 메모리 셀 어레이(110)의 복수의 비트 라인들 중 소정의 비트 라인들을 선택할 수 있다. 칼럼 디코더(123)는 어드레스 버퍼(121)로부터 수신된 칼럼 어드레스(CA)를 디코딩하여 칼럼 어드레스(CA)에 상응하는 비트 라인들을 선택할 수 있다.
센스 증폭기(124)은 메모리 셀 어레이(110)의 비트 라인들과 연결될 수 있다. 센스 증폭기(124)은 비트 라인들의 전압 변화를 감지하고, 이를 증폭하여 출력할 수 있다. 센스 증폭기(124)에 의해 감지 증폭된 비트 라인들은 입출력 게이팅 회로에 통해 선택될 수 있다. 입출력 게이팅 회로는 선택된 비트 라인들의 데이터를 저장하는 독출 데이터 래치들과, 메모리 셀 어레이(110)에 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다. 독출 데이터 래치들에 저장된 데이터는 데이터 입출력 회로(127)를 통하여 데이터 패드들(DQ)로 제공될 수 있다. 데이터 패드(DQ)를 통해 데이터 입출력 회로(127)로 제공된 기입 데이터는 기입 드라이버를 통하여 메모리 셀 어레이(110)에 기입될 수 있다.
제어 로직 회로(124)는 센스 증폭기(124)를 제어하기 위한 센스 제어 신호(SCS)를 센스 증폭기(124)에 제공할 수 있다. 일 실시예에서, 제어 로직 회로(124)는 센스 증폭기(124) 내 비트 라인 센스 앰프들의 센싱 동작을 일정하게 제어하기 위한 센싱-매칭 제어 회로를 포함할 수 있다. 센싱-매칭 제어 회로(130)는 비트 라인 센스앰프들과 연결되는 제1 센싱 구동 전압 라인과 제2 센싱 구동 전압 라인으로 공급되는 전압 레벨이 일정하도록 제어하여 제1 및/또는 제2 센싱 구동 제어 신호들을 출력할 수 있다. 센싱-매칭 제어 회로(130)의 제1 및/또는 제2 센싱 구동 제어 신호들은 센스 증폭기(124) 내 모든 비트 라인 센스앰프들이 동일한 제1 및/또는 제2 센싱 구동 전압들로 구동되도록 하여 비트 라인 센스앰프들의 센싱 동작을 일정하게 제어할 수 있다.
제어 로직 회로(124)는 클럭 신호 발생기(126)를 제어하기 위한 클럭 제어 신호(CCS)를 클럭 신호 발생기(126)에 제공할 수 있다. 일 실시예에서, 클럭 제어 신호(CCS)는 제1 내지 제3 제어 신호들을 포함할 수 있다. 제1 내지 제3 제어 신호들에 대한 설명은 도 4a를 참조하여 후술한다. 다른 실시예에서, 클럭 제어 신호(CCS)는 제1 내지 제5 제어 신호들을 포함할 수도 있다. 제4 및 제5 제어 신호는 도 5a를 참조하여 후술한다.
제어 로직 회로(124)는 커맨드 디코더를 포함할 수 있다. 커맨드 디코더는 CPU 또는 메모리 컨트롤러로부터 수신되는 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호, 기입 인에이블 신호 등을 디코딩하여, 커맨드(CMD)에 상응하는 제어 신호들이 제어 로직 회로(124)에서 생성되도록 할 수 있다. 커맨드(CMD)에는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차지 커맨드 등을 포함할 수 있다.
클럭 신호 발생기(126)는 외부 클럭 신호(CLK)를 수신하고 클럭 제어 신호(CCS)에 응답하여 수신된 외부 클럭 신호(CLK)를 기초로 내부 클럭 신호(ICLK)를 생성할 수 있다. 클럭 신호 발생기(126)는 내부 클럭 신호(ICLK)를 데이터 입출력 회로(127)에 제공할 수 있다.
데이터 입출력 회로(127)는 내부 클럭 신호(ICLK)에 응답하여 메모리 셀 어레이(110)로부터 센싱된 데이터를 전송할 수 있다. 여기서, 메모리 셀 어레이(110)로부터 센싱된 데이터는 독출된 데이터일 수 있다. 데이터 입출력 회로(127)는 내부 클럭 신호(ICLK)에 응답하여 기입 데이터를 메모리 셀 어레이(110)에 제공할 수 있다.
도 2는 본 개시의 일 실시예에 따른 클럭 신호 발생기를 설명하기 위한 도면이다.
도 2를 참조하면, 클럭 신호 발생기(200)는 도 1에 도시된 클럭 신호 발생기(126)일 수 있다. 클럭 신호 발생기(200)는 제1 내부 신호 발생기(210), 제2 내부 신호 발생기(220), 및 디지털 위상 보간기(230)를 포함할 수 있다.
제1 내부 신호 발생기(210)는 외부 클럭 신호(CLK)를 수신하고, 수신된 외부 클럭 신호(CLK)를 기초로 제1 내부 신호(INF)를 생성할 수 있다.
제2 내부 신호 발생기(220)는 외부 클럭 신호(CLK)를 수신하고, 수신된 외부 클럭 신호(CLK)를 기초로 제2 내부 신호(INS)를 생성할 수 있다.
제1 내부 신호(INF)는 제2 내부 신호(INS)와 소정의 위상차를 가질 수 있다. 일 실시예에서, 제1 내부 신호(INF)는 제2 내부 신호(INS)보다 선행(leading)할 수 있다. 하지만, 이에 한정되는 것은 아니며, 다른 실시예에서, 제1 내부 신호(INF)는 제2 내부 신호(INS)보다 후행(lagging)할 수 있다. 제1 내부 신호(INF) 및 제2 내부 신호(INS)는 클럭 신호일 수 있다. 제1 내부 신호(INF) 및 제2 내부 신호(INS)는 구형파일 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 제1 내부 신호 발생기(210)와 제2 내부 신호 발생기(220)는 단일 구성의 내부 신호 발생기로 구현될 수도 있다. 단일 구성의 내부 신호 발생기는 외부 클럭 신호(CLK)를 기초로 제1 내부 신호(INF) 및 제2 내부 신호(INS)를 생성할 수 있다.
디지털 위상 보간기(230)는 제1 내부 신호(INF) 및 제2 내부 신호(INS)를 수신할 수 있다. 디지털 위상 보간기(230)는 클럭 제어 신호(CCS)에 응답하여 제1 내부 신호(INF) 및 제2 내부 신호(INS)를 기초로 내부 클럭 신호(ICLK)를 생성할 수 있다. 일 실시예에서, 내부 클럭 신호(ICLK)는 제1 내부 신호(INF)와 제2 내부 신호(INS)가 보간된(Interpolated) 신호일 수 있다. 보간된(Interpolated) 신호는 제1 내부 신호(INF)(또는 제2 내부 신호(INS))로부터 딜레이된 신호일 수 있다. 구체적으로, 보간된(Interpolated) 신호는 미리 설정된 딜레이 스텝의 N배(N은 0이상의 정수)만큼 딜레이될 수 있다. 딜레이 스텝은 제1 내부 신호(INF)와 제2 내부 신호(INS) 간의 위상차를 균등하게 나눈 단위를 의미할 수 있다. 이에 대한 구체적인 설명은 도 3a 및 도 3b를 참조하여 후술한다.
도 3a 및 도 3b는 본 개시의 일 실시예에 따른 디지털 위상 보간기를 설명하기 위한 도면이다. 구체적으로, 도 3a는 디지털 위상 보간기를 개략적으로 나타낸 회로도이고, 도 3b는 디지털 위상 보간기에 입출력되는 신호들을 개략적으로 나타내는 타이밍도이다.
도 3a를 참조하면, 디지털 위상 보간기(300)는 제1 인버터 그룹(310), 제2 인버터 그룹(320), 및 제3 인버터(330)를 포함할 수 있다.
제1 인버터 그룹(310)은 제1 노드(N1)와 제2 노드(N2) 사이에 접속될 수 있다. 제1 노드(N1)에는 제2 내부 신호(INS)가 인가될 수 있다. 제1 인버터 그룹(310)은 적어도 하나의 제1 인버터를 포함할 수 있다. 예를 들면, 제1 인버터 그룹(310)은 8 개의 제1 인버터들(311, 312, 313, 314, 315, 316, 317, 318)을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 이하에서는 편의상 제1 인버터 그룹(310)에 포함된 제1 인버터의 개수는 8 개인 것으로 가정한다.
제1 인버터 그룹(310)에 포함된 제1 인버터마다 제어 신호가 전달될 수 있다. 예를 들면, 제1 인버터 그룹(310)에 포함된 8 개의 제1 인버터들(311, 312, 313, 314, 315, 316, 317, 318)은 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8)을 각각 수신할 수 있다. 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8)은 각 제1 인버터를 인에이블(Enable)하는 신호일 수 있다. 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8)은 각각 제1 논리 레벨 또는 제2 논리 레벨을 가질 수 있다. 일 실시예에서, 제1 논리 레벨은 제2 논리 레벨보다 낮을 수 있다. 예를 들면, 제1 논리 레벨은 로직 로우 레벨(또는 0)이고 제1 인버터를 턴 오프 시키는 논리 레벨일 수 있고, 제2 논리 레벨은 로직 하이 레벨(또는 1)이고 제1 인버터를 턴 온 시키는 논리 레벨일 수 있다. 하지만, 이에 한정되는 것은 아니다.
제1 인버터들(311, 312, 313, 314, 315, 316, 317, 318)은 병렬로 연결될 수 있다. 제1 인버터들(311, 312, 313, 314, 315, 316, 317, 318) 각각은, 제1 노드(N1)에 연결되는 제1 입력 단자와 제어 신호를 수신하는 제2 입력 단자, 및 제2 노드(N2)에 연결되는 출력 단자를 구비할 수 있다. 턴 온된 제1 인버터는 제2 내부 신호(INS)를 반전시키고 반전된 제2 내부 신호를 제2 노드(N2)에 전달할 수 있다.
제2 인버터 그룹(320)은 제2 노드(N2)와 제3 노드(N3) 사이에 접속될 수 있다. 제3 노드(N3)에는 제1 내부 신호(INF)가 인가될 수 있다. 제2 인버터 그룹(320)은 적어도 하나의 제2 인버터를 포함할 수 있다. 제2 인버터의 개수는 제1 인버터의 개수와 동일할 수 있다. 예를 들면, 제2 인버터 그룹(320)은 8 개의 제2 인버터들(321, 322, 323, 324, 325, 326, 327, 328)을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 이하에서는 제2 인버터의 개수도 8 개인 것으로 가정한다.
제2 인버터 그룹(320)에 포함된 제2 인버터마다 반전 제어 신호가 전달될 수 있다. 반전 제어 신호는 각 제2 인버터를 인에이블(Enable)하는 신호이며, 제1 인버터에 전달되는 제어 신호가 반전된 신호일 수 있다. 예를 들면, 8 개의 반전 제어 신호들(CSB_1, CSB_2, CSB_3, CSB_4, CSB_5, CSB_6, CSB_7, CSB_8) 중 어느 하나의 반전 제어 신호(CSB_1)는 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8) 중 어느 하나의 제어 신호(CS_1)가 반전된 신호일 수 있다. 제어 신호(CS_1)가 제1 논리 레벨이면, 반전 제어 신호(CSB_1)는 제2 논리 레벨일 수 있다. 실시예에서, 8 개의 반전 제어 신호들(CSB_1, CSB_2, CSB_3, CSB_4, CSB_5, CSB_6, CSB_7, CSB_8)이 각각 8 개의 제2 인버터들(321, 322, 323, 324, 325, 326, 327, 328)에 전달될 수 있다.
제2 인버터들(321, 322, 323, 324, 325, 326, 327, 328)도 병렬로 연결될 수 있다. 제2 인버터들(321, 322, 323, 324, 325, 326, 327, 328) 각각은, 제3 노드(N3)에 연결되는 제1 입력 단자와 반전 제어 신호를 수신하는 제2 입력 단자, 및 제2 노드(N2)에 연결되는 출력 단자를 구비할 수 있다. 턴 온된 제2 인버터는 제1 내부 신호(INF)를 반전시키고 반전된 제1 내부 신호를 제2 노드(N2)에 전달할 수 있다.
반전된 제1 내부 신호와 반전된 제2 내부 신호가 제2 노드(N2)에 전달됨으로써, 반전된 제1 내부 신호와 반전된 제2 내부 신호가 서로 보간될 수 있다. 반전된 제1 내부 신호와 반전된 제2 내부 신호가 보간된 신호는 보간 신호로 지칭될 수 있다.
제3 인버터(330)는 제2 노드(N2)에서 발생한 보간 신호를 반전시킬 수 있다. 제3 인버터(330)는 반전된 보간 신호를 내부 클럭 신호(ICLK)로서 출력할 수 있다.
도 3b를 참조하면, 제1 내부 신호(INF)와 제2 내부 신호(INS)는 일정한 주기를 갖는 구형파일 수 있다. 하지만, 이에 한정되는 것은 아니다. 제1 내부 신호(INF)는 제1 시점(t1)에서 라이징되고 제3 시점(t3)에서 폴링될 수 있다. 제1 내부 신호(INF)의 주기는 제1 시점(t1)과 제5 시점(t5)의 차이에 해당되는 시간에 해당될 수 있다. 제2 내부 신호(INS)는 제2 시점(t2)에서 라이징되고 제4 시점(t4)에서 폴링될 수 있다. 제2 내부 신호(INS)의 주기는 제1 내부 신호(INF)의 주기와 동일할 수 있다. 제1 내부 신호(INF)와 제2 내부 신호(INS) 간의 위상차는 제1 시점(t1)과 제2 시점(t2)의 차이에 대응될 수 있다.
내부 클럭 신호(ICLK)는 제1 내부 신호(INF)에 대하여 "딜레이 스텝(1 STEP)의 수+1" 가지의 위상차를 가질 수 있다. 일 실시예에서, 딜레이 스텝(1 STEP)의 수는 인버터 그룹에 포함된 인버터의 개수에 대응될 수 있다. 도 3a 및 도 3b를 참조하여 전술한 바와 같이 인버터 그룹에 포함된 인버터의 개수가 8 개이면, 딜레이 스텝(1 STEP)의 수는 8 개일 수 있다. 이때, 내부 클럭 신호(ICLK)는 제1 내부 신호(INF)에 대하여 9 가지의 위상차를 가질 수 있다. 예를 들면, 내부 클럭 신호(ICLK)가 제1 내부 신호(INF)와 동일한 신호이면, 내부 클럭 신호(ICLK)는 제1 위상차(a)를 가질 수 있다. 이때, 제1 위상차(a)는 0일 수 있다. 다른 예를 들면, 내부 클럭 신호(ICLK)가 제1 내부 신호(INF)에 대해 딜레이 스텝(1 STEP)만큼 딜레이된 신호이면, 내부 클럭 신호(ICLK)는 제2 위상차(b)를 가질 수 있다. 또 다른 예를 들면, 내부 클럭 신호(ICLK)가 제1 내부 신호(INF)에 대해 8 개의 딜레이 스텝(1 STEP)만큼 딜레이된 신호이면, 내부 클럭 신호(ICLK)는 제9 위상차(i)를 가지며, 내부 클럭 신호(ICLK)는 제2 내부 신호(INS)와 동일한 신호일 수 있다.
제어 신호(CS)는 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8)을 포함하며, 이를 8 개의 비트값들로 표현될 수 있다. 예를 들면, 제어 신호(CS)는 "00000000", "00000001", "00000011", "00000111", "00001111", "00011111", "00111111", "01111111", 또는 "11111111"로 표현될 수 있다.
"00000000" 내지 "11111111"는 각각 내부 클럭 신호(ICLK)가 제1 위상차(a) 내지 제9 위상차(i)를 각각 갖기 위한 제어 신호(CS)일 수 있다. 예를 들면, 내부 클럭 신호(ICLK)가 제1 위상차(a)를 갖기 위해, 제어 신호(CS)는 "00000000"에 대응될 수 있다. 다른 예를 들면, 내부 클럭 신호(ICLK)가 제2 위상차(b)를 갖기 위해, 제어 신호(CS)는 "00000001"에 대응될 수 있다. 제어 신호(CS)에서 각 비트는 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8) 각각의 논리 레벨에 대응될 수 있다. 예를 들면, 제어 신호(CS)가 "00000000"이면, 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8)이 제1 논리 레벨일 수 있다. 다른 예를 들면, 제어 신호(CS)가 "00000001"이면, 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8) 중 어느 하나의 제어 신호(CS_1)가 제2 논리 레벨이고 7개의 제어 신호들(CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8)이 제1 논리 레벨일 수 있다. 즉, 내부 클럭 신호(ICLK)의 위상차가 제1 위상차(a)에서 제9 위상차(i)로 증가할수록, 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8) 중 대응되는 제어 신호가 "0"에서 "1"로 변경될 수 있다. 제어 신호가 "0"에서 "1"로 변경된다는 것은 해당 제어 신호를 수신하는 제1 인버터가 턴 온되고, 해당 제어 신호가 반전된 신호를 수신하는 제2 인버터는 턴 오프되는 것을 의미할 수 있다.
도 1, 도 3a 및 도 3b를 참조하여 예를 들면, 제어 로직 회로(124)는, 내부 클럭 신호(ICLK)가 제1 내부 신호(INF)에 대하여 제4 위상차(d)를 갖도록, "00000111"로 표현되는 제어 신호(CS)를 생성할 수 있다. 이는, 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8) 중 3 개의 제어 신호들(CS_1, CS_2, CS_3)이 제2 로직 레벨을 갖고, 5 개의 제어 신호들(CS_4, CS_5, CS_6, CS_7, CS_8)이 제1 로직 레벨을 가질 수 있다. 제1 인버터 그룹(310)에 포함된 3개의 인버터(311, 312, 313)가 턴 온되고, 제2 인버터 그룹에(320)에 포함된 5개의 인버터(324, 325, 326, 327)가 턴 온될 수 있다. 제2 노드(N2)에서 제1 내부 신호(INF)와 제2 내부 신호(INS)가 서로 보간되어 도 3b에 도시된 내부 클럭 신호(ICLK)가 딜레이 3 단계 기간(DELAY 3 STEP) 동안 출력될 수 있다.
도 1, 도 3a 및 도 3b를 참조하여 예를 들면, 제어 로직 회로(124)는, 내부 클럭 신호(ICLK)가 제1 내부 신호(INF)에 대하여 제4 위상차(d)보다 더 딜레이된 제5 위상차(e)를 갖도록, "00001111"로 표현되는 제어 신호(CS)를 생성할 수 있다. 5 개의 제어 신호들(CS_4, CS_5, CS_6, CS_7, CS_8) 중 어느 하나의 제어 신호(CS_4)의 로직 레벨이 제1 로직 레벨에서 제2 로직 레벨로 변경될 수 있다. 내부 클럭 신호(ICLK)가 새로운 위상차를 가질 때, 지터(Jitter, JT)가 발생할 수 있다. 예를 들면, 딜레이 4 단계 기간(DELAY 4 STEP)이 개시될 때, 제1 지터(JT1)에 의해 내부 클럭 신호(ICLK)가 일시적으로 제4 위상차(d)를 가지거나 제2 지터(JT2)에 의해 내부 클럭 신호(ICLK)가 일시적으로 제3 위상차(c)를 가질 수 있다. 하지만, 이에 한정되는 것은 아니며, 제3 지터에 의해 내부 클럭 신호(ICLK)가 제6 위상차(f) 등을 가질 수도 있다. 이러한 지터, 예를 들어 제2 지터(JT2)에 의해 내부 클럭 신호(ICLK)가 요구되는 위상차를 갖지 못하는 경우, 내부 클럭 신호(ICLK)의 신뢰성이 감소될 수 있다.
도 4a 및 도 4b는 본 개시의 다른 실시예에 따른 디지털 위상 보간기를 설명하기 위한 도면이다.
도 4a를 참조하면, 디지털 위상 보간기(400)는 제1 위상 보간기(PI1), 제2 위상 보간기(PI2), 선택기(450), 및 플립-플롭(460)을 포함할 수 있다. 제1 위상 보간기(PI1)와 제2 위상 보간기(PI2) 각각의 동작은 도 3a를 참조하여 전술한 제1 인버터 그룹(310) 및 제2 인버터 그룹(320)의 동작과 동일하다.
제1 위상 보간기(PI1)는 제1 제어 신호(CS1_1 내지 CS1_4)에 응답하여 제1 내부 신호(INF)와 제2 내부 신호(INS)를 보간하여 제1 보간 신호(MIDE)를 생성할 수 있다. 제1 위상 보간기(PI1)는 제1 보간 신호(MIDE)를 선택기(450)의 제1 입력 단자에 전달할 수 있다.
제1 위상 보간기(PI1)는 제1 인버터 그룹(410) 및 제2 인버터 그룹(420)을 포함할 수 있다. 제1 인버터 그룹(410)은 제1 노드(N1)와 제2 노드(N2) 사이에 접속될 수 있다. 제2 인버터 그룹(420)은 제2 노드(N2)와 제3 노드(N3) 사이에 접속될 수 있다.
일 실시예에서, 제1 인버터 그룹(410)은 도 3a를 참조하여 전술한 제1 인버터 그룹(310)과 유사하게 제1 인버터를 포함할 수 있다. 제1 인버터 그룹(410)에 포함된 제1 인버터의 개수는 제1 인버터 그룹(310)에 포함된 제1 인버터의 개수의 절반일 수 있다. 도 3a 및 도 4a를 참조하여 예를 들면, 제1 인버터 그룹(410)은 4 개의 제1 인버터들(411, 412, 413, 414)을 포함할 수 있다. 이하에서는 편의상 제1 인버터 그룹(410)에 포함된 제1 인버터의 개수는 4 개인 것으로 가정한다.
일 실시예에서, 제1 인버터 그룹(410)에 포함된 4 개의 제1 인버터들(411, 412, 413, 414)은 4 개의 제1 제어 신호들(CS1_1, CS1_2, CS1_3, CS1_4)을 각각 수신할 수 있다. 4 개의 제1 제어 신호들(CS1_1, CS1_2, CS1_3, CS1_4)은 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8) 중 홀수 번째의 제어 신호들(CS_1, CS_3, CS_5, CS_7)에 해당될 수 있다. 하지만, 이에 한정되는 것은 아니다. 4 개의 제1 인버터들(411, 412, 413, 414)은, 각각 4 개의 제1 제어 신호들(CS1_1, CS1_2, CS1_3, CS1_4)에 응답하여 제2 내부 신호(INS)를 반전시킬 수 있다.
제1 인버터 그룹(410)은 제1 하프 스트렝스 인버터(415)를 더 포함할 수 있다. 하프 스트렝스 인버터는 인버터(예를 들어, 제1 인버터(411))의 드라이빙 스트렝스(Driving strength)보다 작은 드라이빙 스트렝스를 갖는 인버터일 수 있다. 제1 하프 스트렝스 인버터(415)는 4개의 제1 인버터들(411, 412, 413, 414)과 병렬로 연결될 수 있다. 제1 하프 스트렝스 인버터(415)는 제1 노드(N1)에 연결되는 제1 입력 단자와 제1 공급 전압(VDD)을 수신하는 제2 입력 단자, 및 제2 노드(N2)에 연결되는 출력 단자를 구비할 수 있다. 제1 공급 전압(VDD)의 전압 레벨은 하프 스트렝스 인버터를 턴 온 시킬 수 있는 레벨일 수 있다. 턴 온된 제1 하프 스트렝스 인버터(415)는 제2 내부 신호(INS)를 반전시킬 수 있다.
일 실시예에서, 제2 인버터 그룹(420)은 도 3a를 참조하여 전술한 제2 인버터 그룹(320)과 유사하게 제2 인버터를 포함할 수 있다. 제2 인버터 그룹(420)에 포함된 제2 인버터의 개수는 제1 인버터 그룹(410)에 포함된 제1 인버터의 개수와 동일할 수 있다.
일 실시예에서, 제2 인버터 그룹(420)에 포함된 4 개의 제2 인버터들(421, 422, 423, 424)은 4 개의 제1 반전 제어 신호들(CS1B_1, CS1B_2, CS1B_3, CS1B_4)을 각각 수신할 수 있다. 제1 반전 제어 신호는 제1 제어 신호가 반전된 신호일 수 있다. 4 개의 제2 인버터들(421, 422, 423, 424)은, 각각 4 개의 제1 반전 제어 신호들(CS1B_1, CS1B_2, CS1B_3, CS1B_4)에 응답하여 제1 내부 신호(INF)를 반전시킬 수 있다.
제2 인버터 그룹(420)은 4 개의 제2 인버터들(421, 422, 423, 424)과 병렬 연결된 제2 하프 스트렝스 인버터(425)를 더 포함할 수 있다. 제2 하프 스트렝스 인버터(425)는 제2 공급 전압(VSS)을 수신하는 입력 단자를 구비할 수 있다. 제2 공급 전압(VSS)의 전압 레벨은 하프 스트렝스 인버터를 턴 오프 시킬 수 있는 레벨일 수 있다. 제1 공급 전압(VDD)의 전압 레벨은 제2 공급 전압(VSS)의 전압 레벨보다 낮을 수 있다.
제2 위상 보간기(PI2)는 제2 제어 신호(CS2_1 내지 CS2_4)에 응답하여 제1 내부 신호(INF)와 제2 내부 신호(INS)를 보간하여 제2 보간 신호(MIDO)를 생성할 수 있다. 제2 위상 보간기(PI2)는 제2 보간 신호(MIDO)를 선택기(450)의 제2 입력 단자에 전달할 수 있다.
제2 위상 보간기(PI2)는 제3 인버터 그룹(430) 및 제4 인버터 그룹(440)을 포함할 수 있다. 제3 인버터 그룹(430)은 제3 노드(N3)와 제4 노드(N4) 사이에 접속될 수 있다. 제4 인버터 그룹(440)은 제1 노드(N1)와 제4 노드(N4) 사이에 접속될 수 있다.
일 실시예에서, 제3 인버터 그룹(430)은 제3 인버터를 포함하며, 제3 인버터의 개수는 제1 인버터 그룹(410)에 포함된 제1 인버터의 개수와 동일할 수 있다. 제3 인버터 그룹(430)에 포함된 4 개의 제3 인버터들(431, 432, 433, 434)은, 각각 4 개의 제2 제어 신호들(CS2_1, CS2_2, CS2_3, CS2_4)에 응답하여 제1 내부 신호(INF)를 반전시킬 수 있다. 4 개의 제2 제어 신호들(CS2_1, CS2_2, CS2_3, CS2_4)은 8 개의 제어 신호들(CS_1, CS_2, CS_3, CS_4, CS_5, CS_6, CS_7, CS_8) 중 짝수 번째의 제어 신호들(CS_2, CS_4, CS_6, CS_8)에 해당될 수 있다. 하지만, 이에 한정되는 것은 아니다.
제3 인버터 그룹(430)은 4 개의 제3 인버터들(431, 432, 433, 434)과 병렬 연결된 제3 하프 스트렝스 인버터(435)를 더 포함할 수 있다. 제3 하프 스트렝스 인버터(435)는 제2 공급 전압(VSS)을 수신하는 입력 단자를 구비할 수 있다.
일 실시예에서, 제4 인버터 그룹(440)은 제4 인버터를 포함하며, 제4 인버터의 개수는 제3 인버터 그룹(430)에 포함된 제3 인버터의 개수와 동일할 수 있다. 4 개의 제4 인버터들(441, 442, 443, 444)은 각각 4 개의 제2 반전 제어 신호들(CS2B_1, CS2B_2, CS2B_3, CS2B_4)에 응답하여 제2 내부 신호(INS)를 반전시킬 수 있다.
제4 인버터 그룹(440)은 4 개의 제4 인버터들(441, 442, 443, 444)과 병렬 연결된 제4 하프 스트렝스 인버터(445)를 더 포함할 수 있다. 제2 하프 스트렝스 인버터(425)는 제1 공급 전압(VDD)을 수신하는 입력 단자를 구비할 수 있다.
일 실시예에서, 제1 내지 제4 하프 스트렝스 인버터들(415, 425, 435, 445)의 크기는 제1 내지 제4 인버터들(411, 412, 413, 414, 421, 422, 423, 424, 431, 432, 433, 434, 441, 442, 443, 444)의 크기보다 작을 수 있다.
일 실시예에서, 제1 하프 스트렝스 인버터(415) 및 제4 하프 스트렝스 인버터(445)가 턴 온되고 제2 하프 스트렝스 인버터(425) 및 제3 하프 스트렝스 인버터(435)가 턴 오프될 수 있다. 도 4a를 참조하여 예를 들면, 제1 하프 스트렝스 인버터(415) 및 제4 하프 스트렝스 인버터(445)가 제1 공급 전압(VDD)를 수신하고, 제2 하프 스트렝스 인버터(425) 및 제3 하프 스트렝스 인버터(435)가 제2 공급 전압(VSS)을 수신할 수 있다. 하지만, 이에 한정되는 것은 아니며, 다른 실시예에서는, 제1 하프 스트렝스 인버터(415)와 제4 하프 스트렝스 인버터가 턴 오프되고 제2 하프 스트렝스 인버터 및 제3 하프 스트렝스 인버터가 턴 온될 수 있다.
선택부(450)는 선택 신호(S)에 응답하여 제1 보간 신호(MIDE) 및 제2 보간 신호(MIDO) 중 어느 하나를 선택하고, 선택된 보간 신호를 내부 클럭 신호(ICLK)로 출력할 수 있다. 예를 들면, 선택 신호(S)가 제1 논리 레벨이면, 선택부(450)는 제1 보간 신호(MIDE)를 선택하고, 선택 신호(S)가 제2 논리 레벨이면, 선택부(450)는 제2 보간 신호(MIDO)를 선택할 수 있다. 선택부(450)는 제2 노드(N2)에 연결되고 제1 보간 신호(MIDE)를 수신하는 제1 입력 단자, 제4 노드(N4)에 연결되고 제2 보간 신호(MIDO)를 수신하는 제2 입력 단자, 선택 신호(S)를 수신하는 제3 입력 단자, 및 제5 노드(N5)에 연결되는 출력 단자를 포함할 수 있다. 일 실시예에서, 선택부(450)의 출력 단자에는 선택된 보간 신호를 반전시키기 위한 버블이 포함될 수 있다. 제5 노드(N5)에는 내부 클럭 신호(ICLK)가 전달될 수 있다.
플립-플롭(460)은 선택된 보간 신호가 반전된 반전 신호를 클럭 입력으로 수신하고, 제3 제어 신호(CS3)를 데이터 입력으로 수신하고, 반전 신호의 엣지에 응답하여 선택 신호(S)를 생성할 수 있다. 플립-플롭(460)은 선택 신호(S)를 선택부(450)에 전달할 수 있다. 일 실시예에서, 선택 신호(S)의 논리 레벨은, 반전 신호가 라이징 엣지를 가질 때의 제3 제어 신호(CS3)의 논리 레벨에 따라, 결정될 수 있다.
도 4b를 참조하면, 제1 보간 신호(MIDE)는 제1 내지 제10 위상차들(a, b, c, e, d, f, g, h, i, j) 중 홀수 번째의 위상차, 즉 제1 위상차(a), 제3 위상차(c), 제5 위상차(e), 제7 위상차(g), 및 제9 위상차(i)를 가질 수 있다. 제2 보간 신호(MIDO)는 제1 내지 제10 위상차들(a, b, c, e, d, f, g, h, i, j) 중 짝수 번째의 위상차, 즉 제2 위상차(b), 제4 위상차(d), 제6 위상차(f), 제8 위상차(h), 및 제10 위상차(j)를 가질 수 있다. 딜레이 스텝(1 STEP)의 수는 9개이며, 내부 클럭 신호(ICLK)는 제1 내부 신호(INF)에 대하여 10 가지의 위상차를 가질 수 있다.
일 실시예에서, 제1 보간 신호(MIDE)의 위상차는 4 개의 제1 제어 신호들(CS1_1, CS1_2, CS1_3, CS1_4) 각각의 논리 레벨에 따라 결정될 수 있다.
예를 들면, 4 개의 제1 제어 신호들(CS1_1, CS1_2, CS1_3, CS1_4)이 제1 로직 레벨을 가지면, 제1 보간 신호(MIDE)는 제1 위상차(a)를 가질 수 있다. 즉, 제1 보간 신호(MIDE)는 제1 내부 신호(INF)가 반전된 신호일 수 있다. 이때, 제3 제어 신호(CS3)가 제1 로직 레벨을 가지면, 선택된 보간 신호는 제1 보간 신호(MIDE)일 수 있다.
다른 예를 들면, 제1 로직 레벨을 갖는 4 개의 제1 제어 신호들(CS1_1, CS1_2, CS1_3, CS1_4) 중 제1 제어 신호(CS1_1)의 로직 레벨이 제1 로직 레벨에서 제2 로직 레벨로 변경되면, 제1 보간 신호(MIDE)는 제3 위상차(c)를 가질 수 있다. 즉, 제1 보간 신호(MIDE)는 제1 내부 신호(INF)가 반전된 신호에서 딜레이 스텝(1 STEP)의 2배만큼 딜레이된 신호일 수 있다. 이때, 제3 제어 신호(CS3)가 제1 로직 레벨을 가지면, 선택된 보간 신호는 제1 보간 신호(MIDE)일 수 있다.
일 실시예에서, 제2 보간 신호(MIDO)의 위상차는 4 개의 제2 제어 신호들(CS2_1, CS2_2, CS2_3, CS2_4) 각각의 논리 레벨에 따라 결정될 수 있다.
예를 들면, 4 개의 제2 제어 신호들(CS2_1, CS2_2, CS2_3, CS2_4)이 제1 로직 레벨을 가지면, 제2 보간 신호(MIDO)는 제2 위상차(b)를 가질 수 있다. 즉, 제2 보간 신호(MIDO)는 제1 내부 신호(INF)가 반전된 신호에서 딜레이 스텝(1 STEP)만큼 딜레이된 신호일 수 있다. 이 경우, 제3 제어 신호가 제2 로직 레벨을 가지면, 선택된 보간 신호는 제2 보간 신호(MIDO)일 수 있다.
다른 예를 들면, 제1 로직 레벨을 갖는 4 개의 제2 제어 신호들(CS2_1, CS2_2, CS2_3, CS2_4) 중 제2 제어 신호(CS2_1)의 로직 레벨이 제1 로직 레벨에서 제2 로직 레벨로 변경되면, 제2 보간 신호(MIDO)는 제1 내부 신호(INF)가 반전된 신호에서 딜레이 스텝(1 STEP)의 3배만큼 딜레이된 신호일 수 있다. 이 경우, 제3 제어 신호가 제2 로직 레벨을 가지면, 선택된 보간 신호는 제2 보간 신호(MIDO)일 수 있다.
전술한 바와 같이, 도 4a에 도시된 4 개의 제1 제어 신호들(CS1_1, CS1_2, CS1_3, CS1_4)은 도 3a에 도시된 홀수 번째의 제어 신호들(CS_1, CS_3, CS_5, CS_7)에 해당되고, 도 4a에 도시된 4 개의 제2 제어 신호들(CS2_1, CS2_2, CS2_3, CS2_4)은 도 3a에 도시된 짝수 번째의 제어 신호들(CS_2, CS_4, CS_6, CS_8)에 해당될 수 있다. 이 경우, 제1 및 제2 제어 신호들(CS1&CS2)도 8 개의 비트값들로 표현될 수 이다. 도 4a 및 도 4b를 참조하여 예를 들면, 제1 및 제2 제어 신호들(CS1&CS2)이 "00000111"이면, 4 개의 제1 제어 신호들(CS1_1, CS1_2, CS1_3, CS1_4) 중 두 개의 제1 제어 신호들(CS1_1, CS1_2)과 제2 논리 레벨을 갖고, 나머지 제1 제어 신호들(CS1_3, CS1_4)이 제1 논리 레벨을 가질 수 있다. 그리고, 4 개의 제2 제어 신호들(CS2_1, CS2_2, CS2_3, CS2_4) 중 하나의 제2 제어 신호(CS2_1)이 제2 논리 레벨을 갖고, 3 개의 제2 제어 신호들(CS2_2, CS2_3, CS2_4)이 제1 논리 레벨을 가질 수 있다.
딜레이 4 단계 기간(DELAY 4 STEP)에서, 제3 제어 신호(CS3)는 제1 로직 레벨이고, 제1 및 제2 제어 신호들(CS1&CS2)은 "00000111"일 수 있다. 이 경우, 제5 위상차(e)를 갖는 제1 보간 신호(MIDE)가 선택되므로, 내부 클럭 신호(ICLK)가 제1 내부 신호(INF)에 대하여 제5 위상차(e)를 가질 수 있다.
딜레이 4 단계 기간(DELAY 4 STEP)에서 딜레이 5 단계 기간(DELAY 5 STEP)으로 전환되는 경우, 제어 로직 회로(124)는, 내부 클럭 신호(ICLK)가 제1 내부 신호(INF)에 대하여 제6 위상차(f)를 갖도록, "00001111"로 표현되는 제1 및 제2 제어 신호들(CS1&CS2)을 생성할 수 있다. 그리고, 제어 로직 회로(124)는 딜레이 5 단계 기간(DELAY 5 STEP)이 전환된 시점 이후에 제3 제어 신호(CS3)의 로직 레벨을 제1 로직 레벨에서 제2 로직 레벨로 변경할 수 있다. 지터(JT)가 발생한 경우, 제2 보간 신호(MIDO)는 딜레이 5 단계 기간(DELAY 5 STEP)이 개시될 때 일시적으로 제4 위상차(d)를 가질 수 있다. 그러나, 딜레이 5 단계 기간(DELAY 5 STEP)이 개시될 때 선택 신호(S)가 제1 로직 레벨을 가지므로, 제2 보간 신호(MIDO)는 선택되지 않고, 지터(JT)에 의해 위상 쉬프팅된 제2 보간 신호(MIDO)가 내부 클럭 신호(ICLK)로 출력되지 않는다. 따라서, 지터(JT)가 발생한 내부 클럭 신호(ICLK)가 출력되지 않게 된다.
딜레이 5 단계 기간(DELAY 5 STEP)가 개시된 이후, 선택 신호(S)는, 제3 시점(t3)에서 내부 클럭 신호(ICLK)의 라이징 엣지에 응답하여, 제3 제어 신호(CS3)의 논리 레벨과 동일한 논리 레벨을 가질 수 있다. 예를 들면, 제3 시점(t3)에서 내부 클럭 신호(ICLK)의 라이징 엣지가 발생한 경우, 제3 제어 신호(CS3)는 제2 논리 레벨을 가지므로, 선택 신호(S)도 제2 논리 레벨을 가질 수 있다. 이 경우, 제2 보간 신호(MIDO)가 선택되므로, 선택 신호(S)가 제2 논리 레벨을 가지게 된 시점 이후부터, 제2 보간 신호(MIDO)가 반전된 신호가 내부 클럭 신호(ICLK)로 출력될 수 있다.
전술한 바에 의하면, 딜레이되는 정도에 따라 두 개의 보간 신호들 중 어느 하나를 선택적으로 출력함으로써, 내부 클럭 신호의 지터가 데이터 입출력 버퍼에 전달되는 것이 방지되고 내부 클럭 신호의 신뢰성이 증가하는 효과가 있다.
또한, 전술한 바에 의하면, 선택기에서 출력되는 선택 신호에 의해 발생하는 내부 클럭 신호의 지터를 방지함으로써, 내부 클럭 신호의 신뢰성이 증가하는 효과가 있다.
도 5a 및 도 5b는 본 개시의 또 다른 실시예에 따른 디지털 위상 보간기를 설명하기 위한 도면이다. 도 5a 및 도 5b에 도시된 실시예를 설명함에 있어서, 도 4a 및 도 4b에 도시된 실시예와 동일한 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
도 5a를 참조하면, 디지털 위상 보간기(500)는 제1 위상 보간기(PI1), 제2 위상 보간기(PI2), 선택기(560), 및 플립-플롭(570)을 포함할 수 있다.
제어 로직 회로(124)는 제4 제어 신호(CS4) 및 제5 제어 신호(CS5)를 더 생성할 수 있다. 제4 제어 신호(CS4) 및 제5 제어 신호(CS5)는 하프 스트렝스 인버터의 동작을 제어하기 위한 신호일 수 있다. 예를 들면, 제4 제어 신호(CS4)는 제1 위상 보간기(PI1)에 포함된 제1 하프 스트렝스 인버터(515) 및 제2 위상 보간기(PI2)에 포함된 제4 하프 스트렝스 인버터(545)에 인가될 수 있다. 그리고, 제5 제어 신호(CS5)는 제1 위상 보간기(PI1)에 포함된 제2 하프 스트렝스 인버터(525) 및 제2 위상 보간기(PI2)에 포함된 제3 하프 스트렝스 인버터(535)에 인가될 수 있다.
일 실시예에서, 제4 제어 신호(CS4)가 하프 스트렝스 인버터를 턴 온하기 위한 제2 로직 레벨이고, 제5 제어 신호(CS5)는 하프 스트렝스 인버터를 턴 오프하기 위한 제1 로직 레벨일 수 있다. 하지만, 이에 한정되는 것은 아니며, 제4 제어 신호(CS4)가 제1 로직 레벨이고, 제5 제어 신호(CS5)는 제2 로직 레벨일 수 있다. 도 5b를 참조하여 예를 들면, 제4 제어 신호(CS4)가 제2 로직 레벨이고, 제5 제어 신호(CS5)는 제1 로직 레벨일 수 있다.
도 6은 본 개시의 일 실시예에 따른 클럭 신호 발생기의 동작 방법을 설명하기 위한 흐름도이다.
도 1 및 도 6을 참조하면, 외부 클럭 신호 수신 단계(S100)는, 클럭 신호 발생기(126)가 외부 클럭 신호(CLK)를 수신하는 단계이다.
내부 신호 생성 단계(S200)는, 클럭 신호 발생기(126)가 외부 클럭 신호(CLK)를 기초로 제1 내부 신호(INF) 및 제2 내부 신호(INS)를 생성하는 단계이다. 이에 대한 구체적인 설명은 도 2를 참조하여 전술한 바와 같다.
보간 신호 생성 단계(S300)는, 클럭 신호 발생기(126)가 클럭 제어 신호(CCS)를 기초로 제1 내부 신호(INF) 및 제2 내부 신호(INS)를 보간하여 제1 보간 신호(MIDE) 및 제2 보간 신호(MIDO)를 생성하는 단계이다. 이에 대한 설명은 도 4a 및 도 4b를 참조하여 전술한 바와 같다.
보간 신호 선택 및 피드백 단계(S400)는, 클럭 신호 발생기(126)가 선택 신호(S)에 따라 제1 보간 신호(MIDE) 및 제2 보간 신호(MIDO) 중 어느 하나의 보간 신호를 선택하고, 선택된 보간 신호를 플립-플롭의 클럭 입력에 제공함으로써 피드백하는 단계이다. 이에 대한 설명은 도 4a 및 도 4b를 참조하여 전술한 바와 같다.
내부 클럭 신호 생성 단계(S500)는, 클럭 신호 발생기(126)가 선택된 보간 신호가 반전된 신호를 내부 클럭 신호(ICLK)로 출력하는 단계이다. 이에 대한 설명은 도 4a 및 도 4b를 참조하여 전술한 바와 같다.
도 7은 본 개시의 일 실시예에 따른 휘발성 메모리 장치가 적용된 시스템을 나타내는 블록도이다.
도 7을 참조하면, 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b), I/O 디바이스들(1700a, 1700b) 및 어플리케이션 프로세서(Application Processor, 1800, 이하 "AP"라고 칭함)를 포함할 수 있다. 시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(1000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.
카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(1200)로 전송할 수 있다. 오디오 처리부(1300)는 플래시 메모리 장치들(1600a, 1600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(1700a, 1700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.
AP(1800)는 시스템(1000)의 전반적인 동작을 제어할 수 있다. AP(1800)는 플래시 메모리 장치들(1600a, 1600b)에 저장된 컨텐츠의 일부가 디스플레이(1200)에 표시되도록 디스플레이(1200)를 제어할 수 있다. AP(1800)는 I/O 디바이스들(1700a, 1700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(1800)는 AI(Artificial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(1800)와 별개로 엑셀레이터 칩(1820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)에 추가적으로 DRAM(1500b)이 장착될 수 있다. 엑셀레이터는 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 추론(Inference)을 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다
시스템(1000)은 복수의 DRAM들(1500a, 1500b) 및 DRAM들(1500a, 1500b)을 제어하는 메모리 컨트롤러(1810)를 포함할 수 있다. AP(1800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(1500a, 1500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)는 DRAM(1500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.
도 7에서는 DRAM들(1500a, 1500b)만을 도시하였으나, 이에 한정되지 않고 AP(1800)이나 엑셀레이터 칩(1820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(1500a, 1500b)은 I/O 디바이스(1700a, 1700b)나 플래시 메모리들(1600a, 1600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(1500a, 1500b)은 시스템(1000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다. DRAM들(1500a, 1500b) 각각은 전술한 휘발성 메모리 장치(100)일 수 있다.
DRAM들(1500a, 1500b) 내에서는 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(1500a, 1500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예에서,, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(1500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
시스템(1000)은 DRAM들(1500a, 1500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(1600a, 1600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 플래시 메모리 장치(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(1600a, 1600b)은 메모리 컨트롤러(1610) 내에 구비된 연산 장치를 사용하여 AP(1800) 및/내지 엑셀레이터 칩(1820)이 수행하는 트레이닝(training) 단계와 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(1600a, 1600b)은 카메라(1100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 외부 클럭 신호를 수신하여 내부 클럭 신호를 생성하는 클럭 신호 발생기에 있어서,
    상기 외부 클럭 신호를 기초로 제1 내부 신호 및 제2 내부 신호를 생성하는 내부 신호 발생기, 상기 제1 내부 신호는 상기 제2 내부 신호와 소정의 위상차를 갖고;
    제1 제어 신호에 응답하여 상기 제1 내부 신호와 상기 제2 내부 신호를 보간하여 제1 보간 신호를 생성하는 제1 위상 보간기, 상기 제1 보간 신호는 상기 제1 내부 신호로부터 미리 설정된 딜레이 스텝의 2N(N은 0이상의 정수)배만큼 딜레이된 신호이고;
    제2 제어 신호에 응답하여 상기 제1 내부 신호와 상기 제2 내부 신호를 보간하여 제2 보간 신호를 생성하는 제2 위상 보간기, 상기 제2 보간 신호는 상기 제1 내부 신호로부터 미리 설정된 딜레이 스텝의 2N+1배만큼 딜레이된 신호이고; 및
    선택 신호에 응답하여 상기 제1 보간 신호 및 상기 제2 보간 신호 중 어느 하나를 선택하고, 선택된 보간 신호를 상기 내부 클럭 신호로 출력하는 선택부를 포함하는 클럭 신호 발생기.
  2. 제1 항에 있어서,
    상기 제1 위상 보간기는,
    상기 제1 제어 신호에 응답하여 상기 제2 내부 신호를 반전시키는 상기 제1 인버터;
    상기 제1 인버터와 병렬 연결되고 상기 제2 내부 신호를 수신하는 제1 하프 스트렝스 인버터;
    상기 제1 제어 신호가 반전된 제1 반전 제어 신호에 응답하여 상기 제1 내부 신호를 반전시키는 제2 인버터; 및
    상기 제2 인버터와 병렬 연결되고 상기 제1 내부 신호를 수신하는 제1 제2 하프 스트렝스 인버터를 포함하고,
    상기 제1 하프 스트렝스 인버터와 상기 제2 하프 스트렝스 인버터 중 어느 하나가 턴 온되고 다른 하나가 턴 오프되는 것을 특징으로 하는, 클럭 신호 발생기.
  3. 제2 항에 있어서,
    상기 제2 위상 보간기는,
    상기 제2 제어 신호에 응답하여 상기 제1 내부 신호를 반전시키는 상기 제3 인버터;
    상기 제3 인버터와 병렬 연결되고 상기 제1 내부 신호를 수신하는 제3 하프 스트렝스 인버터;
    상기 제2 제어 신호가 반전된 제2 반전 제어 신호에 응답하여 상기 제2 내부 신호를 반전시키는 제4 인버터; 및
    상기 제4 인버터와 병렬 연결되고 상기 제2 내부 신호를 수신하는 제2 하프 스트렝스 인버터를 포함하고,
    상기 제1 하프 스트렝스 인버터 및 상기 제4 하프 스트렝스 인버터가 턴 온되고 상기 제2 하프 스트렝스 인버터 및 상기 제3 하프 스트렝스 인버터가 턴 오프되거나, 상기 제1 하프 스트렝스 인버터와 상기 제4 하프 스트렝스 인버터가 턴 오프되고 상기 제2 하프 스트렝스 인버터 및 상기 제3 하프 스트렝스 인버터가 턴 온되는 것을 특징으로 하는, 클럭 신호 발생기.
  4. 제3 항에 있어서,
    상기 선택된 보간 신호가 반전된 반전 신호를 클럭 입력으로 수신하고, 제3 제어 신호를 데이터 입력으로 수신하고, 상기 반전 신호의 엣지에 응답하여 상기 선택 신호를 생성하는 플립-플롭을 더 포함하는 것을 특징으로 하는, 클럭 신호 발생기.
  5. 제1 내부 신호 및 제2 내부 신호를 수신하여 내부 클럭 신호를 생성하는 디지털 위상 보간기에 있어서,
    상기 제2 내부 신호가 인가되는 제1 노드와 제2 노드 사이에 접속된 제1 인버터 그룹과, 상기 제1 내부 신호가 인가되는 제3 노드와 상기 제2 노드 사이에 접속된 제2 인버터 그룹을 포함하는 제1 위상 보간기;
    상기 제3 노드와 제4 노드 사이에 접속된 제3 인버터 그룹과, 상기 제1 노드와 상기 제4 노드 사이에 접속된 제4 인버터 그룹을 포함하는 제2 위상 보간기;
    상기 제2 노드 연결되는 제1 입력 단자와 상기 제4 노드에 연결되는 제2 입력 단자, 선택 신호가 인가되는 제3 입력 단자, 및 상기 내부 클럭 신호가 전달되는 제5 노드에 연결되는 출력 단자를 구비하는 선택기; 및
    데이터 입력 단자, 상기 제5 노드에 연결된 클럭 입력 단자, 및 상기 선택 신호가 출력되는 출력 단자를 구비하는 플립-플롭을 포함하되,
    제1 내지 제4 인버터 그룹 각각은, 적어도 하나의 인버터와, 상기 적어도 하나의 인버터의 크기보다 작은 크기를 갖는 하프 스트렝스 인버터를 포함하는 것을 특징으로 하는, 디지털 위상 보간기.
  6. 제5 항에 있어서,
    상기 제1 인버터 그룹은,
    상기 제1 노드와 상기 제2 노드 사이에 연결된 제1 인버터와, 상기 제1 인버터와 병렬 연결된 제1 하프 스트렝스 인버터를 포함하고,
    상기 제2 인버터 그룹은,
    상기 제3 노드와 상기 제2 노드에 연결된 제2 인버터와, 상기 제2 인버터와 병렬 연결된 제2 하프 스트렝스 인버터를 포함하는 것을 특징으로 하는, 디지털 위상 보간기.
  7. 제6 항에 있어서,
    상기 제3 인버터 그룹은,
    상기 제3 노드와 상기 제4 노드 사이에 연결된 제3 인버터와, 상기 제3 인버터와 병렬 연결된 제3 하프 스트렝스 인버터를 포함하고,
    상기 제4 인버터 그룹은,
    상기 제1 노드와 제4 노드 사이에 연결된 제4 인버터와, 상기 제4 인버터와 병렬 연결된 제4 하프 스트렝스 인버터를 포함하는 것을 특징으로 하는, 디지털 위상 보간기.
  8. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    외부 클럭 신호를 수신하여 내부 클럭 신호를 생성하는 클럭 신호 발생기;
    상기 내부 클럭 신호에 응답하여 상기 메모리 셀 어레이로부터 센싱된 데이터를 전송하도록 구성된 데이터 입출력 회로; 및
    제1 내지 제3 제어 신호들을 상기 클럭 신호 발생기에 출력하도록 구성된 제어 로직 회로를 포함하되,
    상기 클럭 신호 발생기는,
    상기 외부 클럭 신호를 기초로 제1 내부 신호 및 제2 내부 신호를 생성하는 내부 신호 발생기, 상기 제1 내부 신호는 상기 제2 내부 신호와 소정의 위상차를 갖고;
    상기 제1 내지 제3 제어 신호들 중 제1 제어 신호에 응답하여 상기 제1 내부 신호와 상기 제2 내부 신호를 보간하여 제1 보간 신호를 생성하는 제1 위상 보간기;
    상기 제1 내지 제3 제어 신호들 중 제2 제어 신호에 응답하여 상기 제1 내부 신호와 상기 제2 내부 신호를 보간하여 제2 보간 신호를 생성하는 제2 위상 보간기;
    선택 신호에 응답하여 상기 제1 보간 신호 및 상기 제2 보간 신호 중 어느 하나를 선택하고, 선택된 보간 신호를 상기 내부 클럭 신호로 출력하는 선택부; 및
    상기 선택된 보간 신호가 반전된 반전 신호를 클럭 입력으로 수신하고, 상기 제1 내지 제3 제어 신호들 중 제3 제어 신호를 데이터 입력으로 수신하고, 상기 반전 신호의 엣지에 응답하여 상기 선택 신호를 생성하는 플립-플롭을 포함하는 것을 특징으로 하는, 휘발성 메모리 장치.
  9. 제8 항에 있어서,
    상기 제1 위상 보간기는,
    상기 제1 제어 신호에 응답하여 상기 제2 내부 신호를 반전시키는 상기 제1 인버터;
    상기 제1 인버터와 병렬 연결되고 상기 제2 내부 신호를 수신하는 제1 하프 스트렝스 인버터;
    상기 제1 제어 신호가 반전된 제1 반전 제어 신호에 응답하여 상기 제1 내부 신호를 반전시키는 제2 인버터; 및
    상기 제2 인버터와 병렬 연결되고 상기 제1 내부 신호를 수신하는 제1 제2 하프 스트렝스 인버터를 포함하고,
    상기 제1 하프 스트렝스 인버터와 상기 제2 하프 스트렝스 인버터 중 어느 하나가 턴 온되고 다른 하나가 턴 오프되는 것을 특징으로 하는, 휘발성 메모리 장치.
  10. 제9 항에 있어서,
    상기 제2 위상 보간기는,
    상기 제2 제어 신호에 응답하여 상기 제1 내부 신호를 반전시키는 상기 제3 인버터;
    상기 제3 인버터와 병렬 연결되고 상기 제1 내부 신호를 수신하는 제3 하프 스트렝스 인버터;
    상기 제2 제어 신호가 반전된 제2 반전 제어 신호에 응답하여 상기 제2 내부 신호를 반전시키는 제4 인버터; 및
    상기 제4 인버터와 병렬 연결되고 상기 제2 내부 신호를 수신하는 제2 하프 스트렝스 인버터를 포함하고,
    상기 제1 하프 스트렝스 인버터 및 상기 제4 하프 스트렝스 인버터가 턴 온되고 상기 제2 하프 스트렝스 인버터 및 상기 제3 하프 스트렝스 인버터가 턴 오프되거나, 상기 제1 하프 스트렝스 인버터와 상기 제4 하프 스트렝스 인버터가 턴 오프되고 상기 제2 하프 스트렝스 인버터 및 상기 제3 하프 스트렝스 인버터가 턴 온되는 것을 특징으로 하는, 휘발성 메모리 장치.
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