CN115440262A - 数字相位插值器、时钟信号发生器和包括时钟信号发生器的易失性存储设备 - Google Patents

数字相位插值器、时钟信号发生器和包括时钟信号发生器的易失性存储设备 Download PDF

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Abstract

提供了一种数字相位插值器、时钟信号发生器和包括该时钟信号发生器的易失性存储设备。时钟信号发生器包括：内部信号发生器，被配置为基于外部时钟信号生成相互具有相位差的第一内部信号和第二内部信号；第一相位插值器，被配置为响应于第一控制信号而用第二内部信号对第一内部信号进行插值，并生成第一插值信号；第二相位插值器，被配置为响应于第二控制信号而用第二内部信号对第一内部信号进行插值，并生成第二插值信号；以及选择器，被配置为响应于选择信号而选择第一插值信号和第二插值信号中的任何一个，并且输出所选择的插值信号作为内部时钟信号。

Description

数字相位插值器、时钟信号发生器和包括时钟信号发生器的 易失性存储设备
相关申请的交叉引用
本申请基于并要求于2021年6月3日向韩国知识产权局提交的韩国专利申请No.10-2021-0072399的优先权，该申请的公开通过全文引用合并于此。
技术领域
实施例涉及一种电子设备，并且更具体地，涉及一种数字相位插值器、时钟信号发生器和包括时钟信号发生器的易失性存储设备。
背景技术
通常，被配置为出于各种目的调整输入/输出(I/O)电路的精细延迟时间的电路可用于半导体器件的内部电路。
发明内容
实施例涉及一种时钟信号发生器，其被配置为接收外部时钟信号并生成内部时钟信号。该时钟信号发生器包括内部信号发生器、第一相位插值器、第二相位插值器和选择器。内部信号发生器基于外部时钟信号来生成第一内部信号和第二内部信号。第一内部信号相对于第二内部信号具有预定相位差。第一相位插值器响应于第一控制信号而用第二内部信号对第一内部信号进行插值，并生成第一插值信号。第一插值信号是相对于第一内部信号延迟2N倍预设延迟步长的信号。这里，N是大于或等于0的整数。第二相位插值器响应于第二控制信号而用第二内部信号对第一内部信号进行插值，并生成第二插值信号。第二插值信号是相对于第一内部信号延迟(2N+1)倍预设延迟步长的信号。选择器响应于选择信号而选择第一插值信号和第二插值信号中的任何一个，并输出所选择的插值信号作为内部时钟信号。
实施例涉及一种数字相位插值器，其被配置为接收第一内部信号和第二内部信号，并生成内部时钟信号。数字相位插值器包括第一相位插值器、第二相位插值器、选择器和触发器。第一相位插值器包括第一反相器组和第二反相器组。第一反相器组连接在施加有第二内部信号的第一节点和第二节点之间。第二反相器组连接在施加有第一内部信号的第三节点和第二节点之间。第二相位插值器包括第三反相器组和第四反相器组。第三反相器组连接在第三节点和第四节点之间。第四反相器组连接在第一节点和第四节点之间。选择器包括连接到第二节点的第一输入端子、连接到第四节点的第二输入端子、施加有选择信号的第三输入端子、以及连接到第五节点的输出端子，内部时钟信号被发送到该第五节点。触发器包括数据输入端子、连接到第五节点的时钟输入端子以及被配置为输出选择信号的输出端子。第一反相器组至第四反相器组中的每一个包括至少一个反相器和大小比该至少一个反相器小的半强度反相器。
实施例涉及一种易失性存储设备，包括：存储单元阵列，包括多个存储单元；时钟信号发生器，被配置为接收外部时钟信号并生成内部时钟信号；数据输入/输出(I/O)电路，被配置为响应于内部时钟信号而发送从存储单元阵列感测的数据；以及控制逻辑电路，被配置为向时钟信号发生器输出第一至第三控制信号。时钟信号发生器包括内部信号发生器、第一相位插值器、第二相位插值器、选择器和触发器。内部信号发生器基于外部时钟信号来生成第一内部信号和第二内部信号。第一内部信号相对于第二内部信号具有预定相位差。第一相位插值器响应于第一至第三控制信号中的第一控制信号而用第二内部信号对第一内部信号进行插值，并生成第一插值信号。第二相位插值器响应于第一至第三控制信号中的第二控制信号而用第二内部信号对第一内部信号进行插值，并生成第二插值信号。选择器响应于选择信号而选择第一插值信号和第二插值信号中的任何一个，并输出所选择的插值信号作为内部时钟信号。触发器接收通过将所选择的插值信号反相获得的经反相的信号作为时钟输入信号，接收第一至第三控制信号中的第三控制信号作为数据输入信号，并响应于经反相的信号的边沿而生成选择信号。
附图说明
通过参考附图详细描述示例实施例，特征对于本领域技术人员将变得清楚，在附图中：
图1是根据示例实施例的易失性存储设备的图；
图2是根据示例实施例的时钟信号发生器的图；
图3A和图3B是参考数字相位插值器的图；
图4A和图4B是根据示例实施例的数字相位插值器的图；
图5A和图5B是根据示例实施例的数字相位插值器的图；
图6是根据示例实施例的操作时钟信号发生器的方法的流程图；以及
图7是根据示例实施例的应用易失性存储设备的系统的框图。
具体实施方式
图1是根据示例实施例的易失性存储设备的图。
参考图1，易失性存储设备100可以是基于半导体设备的存储设备。例如，易失性存储设备100可以是易失性存储器，例如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、低功耗DDR(LPDDR)SDRAM、图形DDR(GDDR)、SDRAM、DDR2 SDRAM、DDR3SDRAM、DDR4 SDRAM和晶闸管RAM(TRAM)。
易失性存储设备100可以从外部接收供电电压以进行操作。易失性存储设备100可以从外部设备(例如，中央处理单元(CPU)或存储控制器)接收命令CMD、地址ADDR和控制信号，并且可以通过数据焊盘DQ输入或输出数据。
易失性存储设备100可以包括存储单元阵列110和外围电路120。
存储单元阵列110可以包括以行和列布置为矩阵类型的多个存储单元。存储单元阵列110可以包括连接到存储单元的多个字线和多个位线。多个字线可以连接到存储单元的行。多个位线可以连接到存储单元的列。
外围电路120可以包括地址缓冲器121、行解码器122、列解码器123、控制逻辑电路124、读出放大器125、时钟信号发生器126和数据输入/输出(I/O)电路127。
地址缓冲器121可以从CPU或存储控制器接收地址ADDR。地址ADDR可以包括用于寻址存储单元阵列110的行的行地址RA和用于寻址存储单元阵列110的列的列地址CA。命令CMD和地址ADDR可以通过指令地址总线被提供到易失性存储设备100。命令CMD或地址ADDR可以按时间顺序加载到指令地址总线中。地址缓冲器121可以将行地址RA发送到行解码器122，并且可以将列地址CA发送到列解码器123。
行解码器122可以选择连接到存储单元阵列110的多个字线中的任何一个字线。行解码器122可以对从地址缓冲器121接收的行地址RA进行解码，可以选择与行地址RA相对应的任何一个字线，并且可以使能所选择的字线。
列解码器123可以选择存储单元阵列110的多个位线中的预定位线。列解码器123可以对从地址缓冲器121接收的列地址CA进行解码，并且可以选择与列地址CA相对应的位线。
读出放大器125可以连接到存储单元阵列110的位线。读出放大器125可以感测位线的电压差，可以放大电压差，并且可以输出经放大的电压差。其电压差由读出放大器125感测和放大的位线可以由I/O门控电路选择。I/O门控电路可以包括被配置为存储所选择的位线的数据的读取数据锁存器、以及被配置为将数据写入存储单元阵列110的写入驱动器。存储在读取数据锁存器中的数据可以通过数据I/O电路127被提供到数据焊盘DQ。通过数据焊盘DQ被提供到数据I/O电路127的写入数据可以由写入驱动器写入到存储单元阵列110。
控制逻辑电路124可以向读出放大器125提供用于控制读出放大器125的读出控制信号SCS。控制逻辑电路124可以包括感测匹配控制电路，其被配置为连续控制读出放大器125中的位线读出放大器的感测操作。感测匹配控制电路可以通过连续控制施加到连接到位线读出放大器的第一感测驱动电压线和第二感测驱动电压线的电压的电压电平来输出第一和/或第二感测驱动控制信号。响应于感测匹配控制电路的第一和/或第二感测驱动控制信号，读出放大器125的所有位线读出放大器可以以相同的第一和/或第二感测驱动电压来驱动，因此，可以连续控制位线读出放大器的感测操作。
控制逻辑电路124可以向时钟信号发生器126提供用于控制时钟信号发生器126的时钟控制信号CCS。时钟控制信号CCS可以包括第一控制信号至第三控制信号。下面参考图4A描述第一控制信号至第三控制信号。时钟控制信号CCS可以包括第一控制信号至第五控制信号。下面参考图5A描述第四控制信号和第五控制信号。
控制逻辑电路124可以包括命令解码器。命令解码器可以对从CPU或存储控制器接收的行地址选通信号、列地址选通信号、芯片选择信号和写使能信号进行解码，因此，控制逻辑电路124可以生成与命令CMD相对应的控制信号。命令CMD可以包括激活命令、读取命令、写入命令和预充电命令。
时钟信号发生器126可以接收外部时钟信号CLK，并且可以响应于时钟控制信号CCS而基于所接收的外部时钟信号CLK生成内部时钟信号ICLK。时钟信号发生器126可以向数据I/O电路127提供内部时钟信号ICLK。
数据I/O电路127可以响应于内部时钟信号ICLK而发送由存储单元阵列110感测的数据。由存储单元阵列110感测的数据可以是读取数据。数据I/O电路127可以响应于内部时钟信号ICLK而向存储单元阵列110提供写入数据。
图2是根据示例实施例的时钟信号发生器200的图。时钟信号发生器200可以被实现为图1所示的时钟信号发生器126。
参考图2，时钟信号发生器200可以包括第一内部信号发生器210、第二内部信号发生器220和数字相位插值器230。
第一内部信号发生器210可以接收外部时钟信号CLK，并且可以基于所接收的外部时钟信号CLK来生成第一内部信号INF。
第二内部信号发生器220也可以接收外部时钟信号CLK，并且可以基于所接收的外部时钟信号CLK来生成第二内部信号INS。
第一内部信号INF可以相对于第二内部信号INS具有预定相位差。第一内部信号INF可以领先于第二内部信号INS。在另一实现中，第一内部信号INF可以滞后于第二内部信号INS。第一内部信号INF和第二内部信号INS可以是时钟信号。第一内部信号INF和第二内部信号INS可以是方波信号。
第一内部信号发生器210和第二内部信号发生器220可以被实现为具有单一配置的内部信号发生器。具有单一配置的内部信号发生器可以基于外部时钟信号CLK来生成第一内部信号INF和第二内部信号INS。
数字相位插值器230可以接收第一内部信号INF和第二内部信号INS。数字相位插值器230可以响应于时钟控制信号CCS而基于第一内部时钟INF和第二内部信号INS来生成内部时钟信号ICLK。
内部时钟信号ICLK可以是第一内部信号INF和第二内部信号INS之间的经插值的信号。经插值的信号可以是相对于第一内部信号INF(或第二内部信号INS)延迟的信号。例如，可以将经插值的信号延迟N倍预设延迟步长(N为大于或等于0的整数，例如1或更大的整数)。延迟步长可以指的是通过将第一内部信号INF和第二内部信号INS之间的相位差等分来获得的单位。
作为参考，现在将结合图3A和图3B提供生成内部时钟信号ICLK的一般操作的示例。
图3A和图3B是参考数字相位插值器的图。具体地，图3A是参考数字相位插值器300的示意电路图，并且图3B是输入到参考数字相位插值器300和从参考数字相位插值器300输出的信号的示意图。
参考图3A，参考数字相位插值器300可以包括第一反相器组310、第二反相器组320和第三反相器330。
第一反相器组310可以连接在第一节点N1和第二节点N2之间。第二内部信号INS可以施加到第一节点N1。
第一反相器组310可以包括至少一个第一反相器。例如，第一反相器组310可以包括八个第一反相器311、312、313、314、315、316、317和318，尽管数量可以变化。在下文中，为简洁起见，假设第一反相器组310中包括的第一反相器的数量为8个。
控制信号可以被发送到第一反相器组310中包括的每一个第一反相器。例如，第一反相器组310中包括的八个第一反相器311、312、313、314、315、316、317和318可以分别接收八个控制信号CS_1、CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS_8。八个控制信号CS_1、CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS_8中的每一个可以是用于使能相应的第一反相器的信号。八个控制信号εS_1、εS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS_8中的每一个可以具有第一逻辑电平或第二逻辑电平。第一逻辑电平可以低于第二逻辑电平。例如，第一逻辑电平可以是逻辑低电平(或0)和关断第一反相器的逻辑电平，而第二逻辑电平可以是逻辑高电平(或1)和导通第一反相器的逻辑电平。
第一反相器311、312、313、314、315、316、317和318可以并联连接。第一反相器311、312、313、314、315、316、317和318中的每一个可以包括连接到第一节点N1的第一输入端子、被配置为接收控制信号的第二输入端子、以及连接到第二节点N2的输出端子。被导通的第一反相器可以将第二内部信号INS反相，并且可以将经反相的第二内部信号发送到第二节点N2。
第二反相器组320可以连接在第三节点N3和第二节点N2之间。第一内部信号INF可以施加到第三节点N3。
第二反相器组320可以包括至少一个第二反相器。第二反相器的数量可以等于第一反相器的数量。例如，第二反相器组320可以包括八个第二反相器321、322、323、324、325、326、327和328，尽管数量可以变化。在下文中，第二反相器的数量也假设为8个。
可以将经反相的控制信号发送到第二反相器组320中包括的每一个第二反相器。经反相的控制信号可以使能每个第二反相器，并且可以是被发送到第一反相器的控制信号的经反相的(或禁止)信号。例如，在八个经反相的控制信号CSB_1、CSB_2、CSB_3、CSB_4、CSB_5、CSB_6、CSB_7和CSB_8中，任何一个经反相的控制信号(例如CSB_1)可以是八个控制信号CS_1、CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS_8中的任何一个控制信号(例如CS_1)的经反相的信号。当控制信号CS_1处于第一逻辑电平时，经反相的控制信号CSB_1可以处于第二逻辑电平。八个经反相的控制信号CSB_1、CSB_2、CSB_3、CSB_4、CSB_5、CSB_6、CSB_7和CSB_8可以分别被发送到八个第二反相器321、322、323、324、325、326、327和328。
第二反相器321、322、323、324、325、326、327和328也可以并联连接。第二反相器321、322、323、324、325、326、327和328中的每一个可以包括连接到第三节点N3的第一输入端子、被配置为接收经反相的控制信号的第二输入端子、以及连接到第二节点N2的输出端子。被导通的第二反相器可以将第一内部信号INF反相，并且可以将经反相的第一内部信号发送到第二节点N2。
通过将经反相的第一内部信号和经反相的第二内部信号发送到第二节点N2，可以用经反相的第二内部信号对经反相的第一内部信号进行插值。通过用经反相的第二内部信号对经反相的第一内部信号进行插值而获得的信号可以被称为插值信号。
第三反相器330可以将在第二节点N2处生成的插值信号反相。第三反相器330可以输出经反相的插值信号作为内部时钟信号ICLK。
参考图3B，第一内部信号INF和第二内部信号INS中的每一个可以是具有恒定周期的方波信号。
第一内部信号INF可以在第一时间点t1处上升并在第三时间点t3处下降。第一内部信号INF的周期可以对应于第一时间点t1和第五时间点t5之间的时间差。
第二内部信号INS可以在第二时间点t2处上升并在第四时间点t4处下降。第二内部信号INS的周期可以等于第一内部信号INF的周期。
第一内部信号INF和第二内部信号INS之间的相位差可以对应于第一时间点t1和第二时间点t2之间的差。
如上所述，延迟步长可以指的是通过将第一内部信号INF和第二内部信号INS之间的相位差等分来获得的单位。本文中，延迟步长可以表示为“1步长(1STEP)”。参考图3A和图3B，延迟步长(1步长)的数量可以对应于反相器组中包括的反相器的数量。因此，当反相器组中包括的反相器的数量为8时，延迟步长(1步长)的数量可以为8。
内部时钟信号ICLK可以具有多个相位差(相对于第一内部信号INF)，相位差的数量等于一(1)加上延迟步长(1步长)的数量。当反相器组中包括的反相器的数量为8时，内部时钟信号ICLK相对于第一内部信号INF可以具有9个相位差，其中相位差的数量包括零(0)的相位差。因此，内部时钟信号ICLK可以从第一内部信号INF变化到第二内部信号INS。
例如，当内部时钟信号ICLK是与第一内部信号INF相同的信号时，内部时钟信号ICLK可以具有第一相位差‘a’，其中第一相位差‘a’可以为0。
作为另一示例，当内部时钟信号ICLK是相对于第一内部信号INF延迟了延迟步长(1步长)的信号时，内部时钟信号ICLK可以具有第二相位差‘b’。
在另一示例中，当内部时钟信号ICLK是相对于第一内部信号INF延迟了八个延迟步长(1步长)的信号时，内部时钟信号ICLK可以具有第九相位差‘i’，并且内部时钟信号ICLK可以与第二内部信号INS相同。
控制信号CS可以包括八个控制信号CS_1、CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS_8，即，可以表示为八比特值。例如，控制信号CS可以表示为与九个相位差相对应的“00000000”、“00000001”、“00000011”、“00000111”、“00001111”、“00011111”、“00111111”、“01111111”、“01111111”、或“01111111”。即，“00000000”至“11111111”可以是用于允许内部时钟信号ICLK分别具有第一相位差‘a’至第九相位差‘i’的控制信号CS的值。
例如，控制信号CS可以对应于“00000000”，使得内部时钟信号ICLK可以具有第一相位差‘a’。
在另一示例中，控制信号CS可以对应于“00000001”，使得内部时钟信号ICLK可以具有第二相位差‘b’。
控制信号CS中的每一个比特可以对应于八个控制信号CS_1、CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS_8中的每一个的逻辑电平。例如，当控制信号CS为“00000000”时，八个控制信号CS_1、CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS_8可以处于第一逻辑电平。在另一示例中，当控制信号CS为“00000001”时，八个控制信号CS_1、CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS_8中的任何一个控制信号(例如，CS_1)可以处于第二逻辑电平，而其余七个控制信号(例如，CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS_8)可以处于第一逻辑电平。即，随着内部时钟信号ICLK的相位差从第一相位差‘a’增加到第九相位差‘i’，在八个控制信号CS_1、CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS 8中与内部时钟信号ICLK的相位差相对应的控制信号可以从“0”改变为“1”。
可以理解，当控制信号CS从“0”改变为“1”时，已经接收到控制信号CS(“1”)的第一个反相器可以被导通，而已经接收到控制信号CS的经反相的信号(“0”)的第二反相器可以被关断。
在参考图1、图3A和图3B的示例中，控制逻辑电路124可以生成表示为“00000111”的控制信号CS，使得内部时钟信号ICLK与第一内部信号INF具有第四相位差‘d’。在八个控制信号CS_1、CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS_8中，三个控制信号(例如，CS_1、CS_2和CS_3)可以处于第二逻辑电平，而五个控制信号(例如，CS_4、CS_5、CS_6、CS_7和CS_8)可以处于第一逻辑电平。包括在第一反相器组310中的三个第一反相器(例如，311、312和313)可以被导通，而包括在第二反相器组320中的五个第二反相器(例如，324、325、326、327和328)可以被导通。在第二节点N2处，第一内部信号INF可以用第二内部信号INS进行插值，并且可以在三延迟步长周期(延迟3步长)期间输出图3B所示的具有第四相位差‘d’的内部时钟信号ICLK。
在参考图1、图3A和图3B的另一示例中，控制逻辑电路124可以生成表示为“00001111”的控制信号CS，使得五个控制信号CS_4、CS_5、CS_6、CS_7和CS_8中的任何一个控制信号(例如，CS_4)的逻辑电平可以从第一逻辑电平改变为第二逻辑电平，并且可以在四延迟步长周期(延迟4步长)期间输出具有第五相位差‘e’(其相对于第一内部信号INF比第四相位差‘d’多延迟一个步长)的内部时钟信号ICLK。
在参考数字相位插值器300的上述操作中，当内部时钟信号ICLK具有新的相位差时，可能发生抖动JT。例如，当四延迟步长周期(延迟4步长)开始时，内部时钟信号ICLK可以由于第一抖动JT1而暂时仍具有第四相位差‘d’，或者内部时钟信号ICLK可以由于第二抖动JT2而暂时具有第三相位差‘c’，或者内部时钟信号ICLK可以由于第三抖动(图3B中未示出)而具有第六相位差‘f’。
在参考数字相位插值器300的上述操作中，当内部时钟信号ICLK由于抖动(例如，第二抖动JT2)而不具有预期的相位差时，内部时钟信号ICLK的可靠性可能降低。
图4A和图4B是根据示例实施例的数字相位插值器400的图。
参考图4A，根据本示例实施例的数字相位插值器400可以包括第一相位插值器PI1和第二相位插值器PI2。第一相位插值器PI1和第二相位插值器PI2的操作在下面进行描述，并且可以分别类似于以上针对参考数字相位插值器300以及图3A和图3B描述的第一反相器组310和第二反相器组320的操作。
进一步参考图4A，根据本示例实施例的数字相位插值器400还可以包括选择器450和触发器460。
第一相位插值器PI 1可以用第二内部信号INS对第一内部信号INF进行插值，并且可以响应于第一控制信号CS1_1至CS1_4而生成第一插值信号MIDE。第一相位插值器PI1可以将第一插值信号MIDE发送到选择器450的第一输入端子。第二相位插值器PI2可以用第二内部信号INS对第一内部信号INF进行插值，并且可以响应于第二控制信号CS2_1至CS2_4而生成第二插值信号MIDO。第二相位插值器PI2可以将第二插值信号MIDO发送到选择器450的第二输入端子。
现在将描述第一相位插值器PI1。
第一相位插值器PI1可以包括第一反相器组410和第二反相器组420。第一反相器组410可以连接在接收第二内部信号INS的第一节点N1和第二节点N2之间。第二反相器组420可以连接在接收第一内部信号INF的第三节点N3和第二节点N2之间。
第一反相器组410可以包括：至少一个第一反相器(例如，四个第一反相器411、412、413和414)，类似于上面参考图3A描述的第一反相器组310；以及与四个第一反相器411、412、413和414并联连接的第一半强度反相器415。第一反相器的数量可以变化。第一反相器组410中包括的第一反相器的数量可以是第一反相器组310中包括的第一反相器的数量的一半。在下文中，为简洁起见，假设第一反相器组410中包括的第一反相器的数量为4。
第一反相器组410中包括的四个第一反相器411、412、413和414可以分别接收四个第一控制信号CS1_1、CS1_2、CS1_3和CS1_4。四个第一控制信号CS1_1、CS1_2、CS1_3和CS1_4可以对应于八个控制信号CS_1、CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS_8中的奇数控制信号CS_1、CS_3、CS_5和CS_7。四个第一反相器411、412、413和414可以分别响应于四个第一控制信号CS1_1、CS1_2、CS1_3和CS1_4而将第二内部信号INS反相。
在第一反相器组410中，第一半强度反相器415可以是驱动强度小于第一反相器(例如，第一反相器411)的反相器。第一半强度反相器415可以包括连接到第一节点N1的第一输入端子、被配置为接收第一供电电压VDD的第二输入端子、以及连接到第二节点N2的输出端子。第一供电电压VDD的电压电平可以是半强度反相器可以被导通的电平。被导通的第一半强度反相器415可以将第二内部信号INS反相。
第二反相器组420可以包括：至少一个第二反相器(例如，四个第二反相器421、422、423和424)，类似于上面参考图3A描述的第二反相器组320；以及与四个第二反相器421、422、423和424并联连接的第二半强度反相器425。第二反相器组420中包括的第二反相器的数量可以等于第一反相器组410中包括的第一反相器的数量。
第二反相器组420中包括的四个第二反相器421、422、423和424可以分别接收四个第一经反相的控制信号CS1B_1、CS1B_2、CS1B_3和CS1B_4。第一经反相的控制信号CS1B_1可以是第一控制信号CS1_1的经反相的信号，依此类推。
四个第二反相器421、422、423和424可以分别响应于四个第一经反相的控制信号CS1B_1、CS1B_2、CS1B_3和CS1B_4而将第一内部信号INF反相。
在第二反相器组420中，第二半强度反相器425可以包括被配置为接收第二供电电压VSS的输入端子、连接到第三节点N3的另一输入端子和连接到第二节点N2的输出端子。第二供电电压VSS的电压电平可以是能够关断半强度反相器的电平。第一供电电压VDD的电压电平可以低于第二供电电压VSS的电压电平。
现在将描述第二相位插值器PI2。
如上所述，第二相位插值器PI2可以用第二内部信号INS对第一内部信号INF进行插值，可以响应于第二控制信号CS2_1至CS2_4而生成第二插值信号MIDO，并且可以将第二插值信号MIDO发送到选择器450的第二输入端子。
第二相位插值器PI2可以包括第三反相器组430和第四反相器组440。第三反相器组430可以连接在第三节点N3和第四节点N4之间。第四反相器组440可以连接在第一节点N1和第四节点N4之间。
第三反相器组430可以包括至少一个第三反相器(例如，四个第三反相器431、432、433、434)以及与四个第三反相器431、432、433和434并联连接的第三半强度反相器435。第三反相器的数量可以等于第一反相器组410中包括的第一反相器的数量。
第三反相器组430中包括的四个第三反相器431、432、433、434可以分别响应于四个第二控制信号CS2_1、CS2_2、CS2_3和CS2_4而将第一内部信号INF反相。四个第二控制信号CS2_1、CS2_2、CS2_3和CS2_4可以对应于八个控制信号CS_1、CS_2、CS_3、CS_4、CS_5、CS_6、CS_7和CS8中的偶数控制信号CS_2、CS_4、CS_6和CS_8。
第三半强度反相器435可以包括被配置为接收第二供电电压VSS的输入端子、连接到第三节点N3的另一输入端子、以及连接到第四节点N4的输出端子。
第四反相器组440可以包括至少一个第四反相器(例如，四个第四反相器441、442、443和444)以及与四个第四反相器441、442、443和444并联连接的第四半强度反相器445。第四反相器的数量可以等于第三反相器组430中包括的第三反相器的数量。
四个第四反相器441、442、443和444可以分别响应于四个第二经反相的控制信号CS2B_1、CS2B_2、CS2B_3和CS2B_4而将第二内部信号INS反相。
第四半强度反相器445可以包括被配置为接收第一供电电压VDD的输入端子、连接到第一节点N1的另一输入端子、以及连接到第四节点N4的输出端子。
在本示例实施例中，第一至第四半强度反相器415、425、435和445的大小可以小于第一至第四反相器411、412、413、414、421、422、423、424、431、432、433、434、441、442、443和444的大小。
第一半强度反相器415和第四半强度反相器445可以被导通，并且第二半强度反相器425和第三半强度反相器435可以被关断。在参考图4A的示例中，第一半强度反相器415和第四半强度反相器445可以接收第一供电电压VDD，并且第二半强度反相器425和第三半强度反相器435可以接收第二供电电压VSS。在另一实现中，第一半强度反相器415和第四半强度反相器445可以被关断，而第二半强度反相器425和第三半强度反相器435可以被导通。
选择器450可以响应于选择信号S而选择第一插值信号MIDE和第二插值信号MID0中的任何一个，并且可以输出所选择的插值信号作为内部时钟信号ICLK。例如，当选择信号S处于第一逻辑电平时，选择器450可以选择第一插值信号MIDE；然而，当选择信号S处于第二逻辑电平时，选择器450可以选择第二插值信号MIDO。
选择器450可以包括：第一输入端子，其连接到第二节点N2并被配置为接收第一插值信号MIDE；第二输入端子，其连接到第四节点N4并被配置为接收第二插值信号MID0；第三输入端子，其被配置为接收选择信号S；以及输出端子，其连接到第五节点N5。选择器450的输出端子可以是反相输出(由气泡指示)，用于将所选择的插值信号反相。内部时钟信号ICLK可以被发送到第五节点N5。
触发器460可以(例如，从第五节点N5)接收通过将所选择的插值信号反相而获得的经反相的信号作为时钟输入信号，可以接收第三控制信号CS3作为数据输入信号，并且可以响应于经反相的信号的边沿而生成选择信号S。触发器460可以将选择信号S发送到选择器450。在实施例中，当经反相的信号具有上升沿时，可以根据第三控制信号CS3的逻辑电平来确定选择信号S的逻辑电平。
参考图4B，第一插值信号MIDE可以具有奇数相位差，即，第一至第十相位差‘a’、‘b’、‘c’、‘e’、‘d’、‘f’、‘g’、‘h’、‘i’和‘j’中的第一相位差‘a’、第三相位差‘c’、第五相位差‘e’、第七相位差‘g’、以及第九相位差‘i’。第二插值信号MIDO可以具有偶数相位差，即，第一至第十相位差‘a’、‘b’、‘c’、‘e’、‘d’、‘f’、‘g’、‘h’、‘i’和‘j’中的第二相位差‘b’、第四相位差‘d’、第六相位差‘f’、第八相位差‘h’、以及第十相位差‘j’。延迟步长(1步长)的数量可以是9，并且内部时钟信号ICLK可以与第一内部信号INF具有10个相位差。
第一插值信号MIDE的相位差可以根据四个第一控制信号CS1_1、CS1_2、CS1_3和CS1_4中的每一个的逻辑电平来确定。
例如，当四个第一控制信号CS1_1、CS1_2、CS1_3和CS1_4处于第一逻辑电平时，第一插值信号MIDE可以具有第一相位差‘a’。即，第一插值信号MIDE可以是第一内部信号INF的经反相的信号。在这种情况下，当第三控制信号CS3具有第一逻辑电平时，所选择的插值信号可以是第一插值信号MIDE。
在另一示例中，当(四个第一控制信号CS1_1、CS1_2、CS1_3和CS1_4中具有第一逻辑电平的)第一控制信号CS_1的逻辑电平从第一逻辑电平改变为第二逻辑电平时，第一插值信号MIDE可以具有第三相位差‘c’。即，第一插值信号MIDE可以是相对于第一内部信号INF的经反相的信号延迟了两倍延迟步长(1步长)的信号。在这种情况下，当第三控制信号CS3处于第一逻辑电平时，所选择的插值信号可以是第一插值信号MIDE。
第二插值信号MIDO的相位差可以根据四个第二控制信号CS2_1、CS2_2、CS2_3和CS2_4中的每一个的逻辑电平来确定。
例如，当四个第二控制信号CS2_1、CS2_2、CS2_3和CS2_4处于第一逻辑电平时，第二插值信号MIDO可以具有第二相位差‘b’。即，第二插值信号MIDO可以是相对于第一内部信号INF的经反相的信号延迟了延迟步长(1步长)的信号。在这种情况下，当第三控制信号CS3处于第二逻辑电平时，所选择的插值信号可以是第二插值信号MIDO。
在另一示例中，当(四个第二控制信号CS2_1、CS2_2、CS2_3和CS2_4中具有第一逻辑电平的)第二控制信号CS2_1的逻辑电平从第一逻辑电平改变为第二逻辑电平时，第二插值信号MIDO可以是相对于第一内部信号INF的经反相的信号延迟了三倍延迟步长(1步长)的信号。在这种情况下，当第三控制信号CS3处于第二逻辑电平时，所选择的插值信号可以是第二插值信号MIDO。
如上所述，图4A中所示的四个第一控制信号CS1_1、CS1_2、CS1_3和CS1_4可以对应于图3A中所示的奇数控制信号CS_1、CS_3、CS_5和CS_7，并且图4A中所示的四个第二控制信号CS2_1、CS2_2、CS2_3和CS2_4可以对应于图3A中所示的偶数控制信号CS_2、CS_4、CS_6和CS_8。在这种情况下，第一控制信号CS1和第二控制信号CS2也可以表示为八比特值。在参考图4A和4B的示例中，当四个第一控制信号CS1_1、CS1_2、CS1_3和CS1_4中的第一控制信号CS1和第二控制信号CS2是“00000111”时，两个第一控制信号(例如，CS1_1和CS1_2)可以处于第二逻辑电平，而其余两个第一控制信号(例如，CS1_3和CS1_4)可以处于第一逻辑电平。此外，在四个第二控制信号CS2_1、CS2_2、CS2_3和CS2_4中，一个第二控制信号(例如，CS2_1)可以处于第二逻辑电平，而三个第二控制信号(例如，CS2_2、CS2_3和CS2_4)可以处于第一逻辑电平。
在延迟4步长周期(延迟4步长)期间，第三控制信号CS3可以处于第一逻辑电平，并且第一控制信号CS1和第二控制信号CS2可以是“00000111”。在这种情况下，因为具有第五相位差‘e’的第一插值信号MIDE被选择，因此内部时钟信号ICLK相对于第一内部信号INF可以具有第五相位差‘e’。
当延迟4步长周期(延迟4步长)切换到延迟5步长周期(延迟5步长)时，控制逻辑电路124可生成表示为“00001111”的第一控制信号CS1和第二控制信号CS2，使得内部时钟信号ICLK与第一内部信号INF具有第六相位差‘f’。此外，控制逻辑电路124可以在切换延迟5步长周期(延迟5步长)的时间点之后将第三控制信号CS3的逻辑电平从第一逻辑电平改变为第二逻辑电平。当抖动JT发生时，第二插值信号MIDO可以在延迟5步长周期(延迟5步长)开始时暂时具有第四相位差‘d’。然而，当延迟5步长周期(延迟5步长)开始时，选择信号S可以处于第一逻辑电平。因此，可以不选择第二插值信号MIDO，并且可以不输出第二插值信号MIDO(其相位由于抖动JT而偏移)作为内部时钟信号ICLK。因此，可以不输出已经发生抖动JT的内部时钟信号ICLK。
在延迟5步长周期(延迟5步长)开始后，选择信号S可以响应于在第三时间点t3处的内部时钟信号ICLK的上升沿而处于与第三控制信号CS3的逻辑电平相同的逻辑电平。例如，当内部时钟信号ICLK的上升沿出现在第三时间点t3处时，由于第三控制信号CS3处于第二逻辑电平，因此选择信号S可以处于第二逻辑电平。在这种情况下，因为第二插值信号MIDO被选择，所以在选择信号S处于第二逻辑电平的时间点之后，可以输出第二插值信号MIDO的经反相的信号作为内部时钟信号ICLK。
如上所述，通过根据延迟程度选择性地输出两个插值信号中的任何一个，可以防止内部时钟信号的抖动被发送到例如数据I/O缓冲器，并且可以增加内部时钟信号的可靠性。
此外，如上所述，可以防止由于选择器输出的选择信号而发生的内部时钟信号的抖动，因此可以增加内部时钟信号的可靠性。
图5A和图5B是根据示例实施例的数字相位插值器500的图。在图5A和图5B所示的示例实施例的以下描述中，省略了与参考图4A和图4B给出的相同描述，并且主要描述不同之处。
参考图5A，数字相位插值器500可以包括第一相位插值器PI1、第二相位插值器PI2、选择器550和触发器560。
控制逻辑电路124(参见图1)还可以生成第四控制信号CS4和第五控制信号CS5。第四控制信号CS4和第五控制信号CS5可以是被配置为控制半强度反相器的操作的信号。例如，第四控制信号CS4可以施加到第一相位插值器PI1中包括的第一半强度反相器515和第二相位插值器PI2中包括的第四半强度反相器545。此外，第五控制信号CS5可以施加到第一相位插值器PI1中包括的第二半强度反相器525和第二相位插值器PI2中包括的第三半强度反相器535。
第四控制信号CS4可以处于用于导通半强度反相器的第二逻辑电平，而第五控制信号CS5可以处于用于关断半强度反相器的第一逻辑电平。在另一实现中，第四控制信号CS4可以处于第一逻辑电平，而第五控制信号CS5可以处于第二逻辑电平。在参考图5B的示例中，第四控制信号CS4可以处于第二逻辑电平，而第五控制信号CS5可以处于第一逻辑电平。
图6是根据示例实施例的操作时钟信号发生器126的方法的流程图。
参考图1和图6，在外部时钟信号接收操作S100中，时钟信号发生器126可以接收外部时钟信号CLK。
在内部信号生成操作S200中，时钟信号发生器126可以基于外部时钟信号CLK来生成第一内部信号INF和第二内部信号INS。内部信号生成操作S200的详细描述可以与参考图2提供的相同。
在插值信号生成操作S300中，时钟信号发生器126可以基于时钟控制信号CCS来用第二内部信号INS对第一内部信号INF进行插值，并生成第一插值信号MIDE和第二插值信号MIDO。插值信号生成操作S300的详细描述可以与参考图4A和图4B提供的相同。
在插值信号选择和反馈操作S400中，时钟信号发生器126可以响应于选择信号S而从第一插值信号MIDE和第二插值信号MIDO中选择任何一个插值信号，并通过反馈将所选择的插值信号作为时钟输入信号提供到触发器。插值信号选择和反馈操作S400的详细描述可以与参考图4A和图4B提供的相同。
在内部时钟信号生成操作S500中，时钟信号发生器126可以输出所选择的插值信号的经反相的信号作为内部时钟信号ICLK。内部时钟信号生成操作S500的详细描述可以与参考图4A和图4B提供的相同。
图7是根据示例实施例的应用易失性存储设备的系统100的框图。
参考图7，系统1000可以包括相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM 1500a和1500b、闪存设备1600a和1600b、I/O设备1700a和1700b以及应用处理器(AP)1800。系统1000可以被实现为膝上型计算机、移动电话、智能电话、平板个人计算机(PC)、可穿戴设备、医疗保健设备或物联网(IoT)设备。此外，系统1000可以被实现为服务器或个人计算机。
相机1100可以通过用户的控制来捕获静止图像或运动图像，并且可以存储所捕获的图像和图像数据或者将所捕获的图像和图像数据发送到显示器1200。
音频处理器1300可以处理音频数据，例如包括在闪存设备1600a和1600b或网络的内容中的音频数据。
为了发送和接收有线/无线数据，调制解调器1400可以调制和发送信号，并且可以在接收侧解调经调制的信号以将经调制的信号恢复为原始信号。
I/O设备1700a和1700b可以包括被配置为提供数字输入和/或输出功能的设备，例如通用串行总线(USB)、存储装置、数码相机、安全数字(SD)卡、数字多功能盘(DVD)、网络适配器和触摸屏。
AP 1800可以控制系统1000的所有操作。AP 1800可以控制显示器1200使得存储在闪存设备1600a和1600b中的一些内容显示在显示器1200上。当AP 1800通过I/O设备1700a和1700b接收用户的输入时，AP 1800可以执行与用户的输入相对应的控制操作。AP 1800可以包括加速器块1820，该加速器块1820是用于人工智能(AI)数据操作的专用电路，或者可以与AP 1800分开提供加速器芯片。DRAM 1500b还可以安装在加速器块1820中。加速器块1820可以是用于AP 1800的特定功能的专用功能块并且包括图形处理单元(GPU)、神经处理单元(NPU)和数据处理单元(DPU)。GPU可以是被配置为处理图形数据的专用功能块，NPU可以是被配置为执行AI计算和推理的专用块，并且DPU可以是被配置为发送数据的专用块。
系统1000可以包括多个DRAM(例如，1500a和1500b)以及被配置到DRAM 1500a和1500b的控制器1810。AP 1800可以通过使用符合JEDEC标准的命令和模式寄存器设置(MRS)信号来控制DRAM 1500a和1500b，或者可以通过设置DRAM接口协议来与DRAM 1500a和1500b通信以使用企业特定功能(例如，低电压/高速/可靠性)和循环冗余校验(CRC)/纠错码(ECC)功能。例如，AP 1800可以经由符合JEDEC标准的接口(例如LPDDR4和LPDDR5)与DRAM1500a通信。为了控制具有比DRAM 1500a更高带宽的针对加速器的DRAM 1500b，加速器块1820可以通过设置新的DRAM接口协议来与DRAM 1500b通信。
尽管图7中仅示出了DRAM 1500a和1500b，可以使用满足AP 800或加速器块1820的带宽、反应速率和电压要求的任何合适的存储器，例如相变RAM(PRAM)、静态RAM(SRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)或混合RAM。
DRAM 1500a和1500b可以比I/O设备1700a和1700b或闪存设备1600a和1600b具有更少的时延和带宽。DRAM 1500a和1500b中的每一个可以在系统1000通电时被初始化。DRAM1500a和1500b可以用作其中加载操作系统和应用数据的临时存储装置，或者用作各种软件代码的执行空间。DRAM 1500a和1500b中的每一个可以是上述易失性存储设备100。
可以使用DRAM 1500a和1500b执行加法/减法/乘法/除法运算、向量运算、地址运算或快速傅立叶变换(FFT)运算。此外，可以使用DRAM 1500a和1500b来执行用于推理的功能。这里，可以使用人工神经网络在深度学习算法中执行推理。深度学习算法可以包括使用各种数据训练模型的训练操作和基于经训练的模型识别数据的推理操作。在示例实施例中，用户通过相机1100捕获的图像可以被信号处理并存储在DRAM 1500b中。加速器块(或加速器芯片)1820可以执行用于通过使用存储在DRAM 1500b中的数据和用于推理的功能来识别数据的AI数据操作。
系统1000可以包括可以具有比DRAM 1500a和1500b更大的容量的多个存储装置或多个闪存设备(例如，1600a和1600b)。加速器块(或加速器芯片)1820可以通过使用闪存设备1600a和1600b来执行训练操作和AI数据操作。在示例实施例中，闪存设备1600a和1600b可以通过使用包括在存储器控制器1610中的计算设备来有效地执行AP 1800和/或加速器块1820执行的训练操作和推理AI数据操作。闪存设备1600a和1600b中的每一个可以存储由相机1100捕获的图像或存储通过数据网络接收的图像。例如，闪存设备1600a和1600b中的每一个可以存储增强现实/虚拟现实内容和/或高清(HD)或超高清(UHD)内容。
通过总结和回顾，可以使用数字相位插值器来调整内部时钟信号的延迟时间。数字相位插值器可以接收两个输入信号，将两个输入信号相互插值，以及生成具有两个输入信号的相位之间的特定相位的插值信号。数字相位插值器可以被实现为简单电路并精确地输出期望的相位。因此，数字相位插值器可用于各种应用电路，例如半数字延迟锁相环(DLL)。
如上所述，实施例可以提供被配置为取决于延迟设置值选择性地输出两个插值信号之一的数字相位插值器、时钟信号发生器和包括该时钟信号发生器的易失性存储设备。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本申请的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种时钟信号发生器，被配置为接收外部时钟信号并生成内部时钟信号，所述时钟信号发生器包括：
内部信号发生器，被配置为基于所述外部时钟信号来生成第一内部信号和第二内部信号，所述第一内部信号相对于所述第二内部信号具有预定相位差；
第一相位插值器，被配置为响应于第一控制信号而用所述第二内部信号对所述第一内部信号进行插值，并且生成相对于所述第一内部信号延迟2N倍预设延迟步长的第一插值信号，其中，N为大于或等于0的整数；
第二相位插值器，被配置为响应于第二控制信号而用所述第二内部信号对所述第一内部信号进行插值，并且生成相对于所述第一内部信号延迟(2N+1)倍所述预设延迟步长的第二插值信号；以及
选择器，被配置为响应于选择信号而选择所述第一插值信号和所述第二插值信号中的任何一个，并且输出所选择的插值信号作为所述内部时钟信号。
2.根据权利要求1所述的时钟信号发生器，其中，所述第一相位插值器包括：
第一反相器，被配置为响应于所述第一控制信号而将所述第二内部信号反相；
第一半强度反相器，与所述第一反相器并联连接，并且被配置为接收所述第二内部信号；
第二反相器，被配置为响应于通过将所述第一控制信号反相获得的第一经反相的控制信号而将所述第一内部信号反相；以及
第二半强度反相器，与所述第二反相器并联连接，并且被配置为接收所述第一内部信号；
其中，当所述第一半强度反相器和所述第二半强度反相器中的一个被导通时，所述第一半强度反相器和所述第二半强度反相器中的另一个被关断。
3.根据权利要求2所述的时钟信号发生器，其中，所述第二相位插值器包括：
第三反相器，被配置为响应于所述第二控制信号而将所述第一内部信号反相；
第三半强度反相器，与所述第三反相器并联连接，并且被配置为接收所述第一内部信号；
第四反相器，被配置为响应于通过将所述第二控制信号反相获得的第二经反相的控制信号而将所述第二内部信号反相；以及
第四半强度反相器，与所述第四反相器并联连接，并且被配置为接收所述第二内部信号；
其中，当所述第一半强度反相器和所述第四半强度反相器被导通时，所述第二半强度反相器和所述第三半强度反相器被关断，或者当所述第一半强度反相器和所述第四半强度反相器被关断时，所述第二半强度反相器和所述第三半强度反相器被导通。
4.根据权利要求3所述的时钟信号发生器，还包括触发器，所述触发器被配置为：接收通过将所选择的插值信号反相获得的经反相的信号作为时钟输入信号；接收第三控制信号作为数据输入信号；以及响应于所述经反相的信号的边沿而生成所述选择信号。
5.根据权利要求4所述的时钟信号发生器，其中，当所述第三控制信号处于第一逻辑电平并且所述第一控制信号处于所述第一逻辑电平时，所选择的插值信号是所述第一插值信号，并且所述第一插值信号是所述第一内部信号的经反相的信号。
6.根据权利要求5所述的时钟信号发生器，其中，当所述第一控制信号的逻辑电平从所述第一逻辑电平改变为第二逻辑电平时，所述第一插值信号是相对于所述第一内部信号的所述经反相的信号延迟两倍所述预设延迟步长的信号。
7.根据权利要求4所述的时钟信号发生器，其中，当所述第三控制信号处于第二逻辑电平并且所述第二控制信号处于第一逻辑电平时，所选择的插值信号是所述第二插值信号，并且所述第二插值信号是相对于所述第一内部信号的经反相的信号延迟所述预设延迟步长的信号。
8.根据权利要求7所述的时钟信号发生器，其中，当所述第二控制信号的逻辑电平从所述第一逻辑电平改变为所述第二逻辑电平时，所述第二插值信号是相对于所述第一内部信号的所述经反相的信号延迟三倍所述预设延迟步长的信号。
9.一种数字相位插值器，被配置为接收第一内部信号和第二内部信号，并生成内部时钟信号，所述数字相位插值器包括：
第一相位插值器，包括第一反相器组和第二反相器组，所述第一反相器组连接在施加有所述第二内部信号的第一节点和第二节点之间，所述第二反相器组连接在施加有所述第一内部信号的第三节点和所述第二节点之间；
第二相位插值器，包括第三反相器组和第四反相器组，所述第三反相器组连接在所述第三节点和第四节点之间，所述第四反相器组连接在所述第一节点和所述第四节点之间；
选择器，包括连接到所述第二节点的第一输入端子、连接到所述第四节点的第二输入端子、施加有选择信号的第三输入端子、以及连接到第五节点的输出端子，所述内部时钟信号被发送到所述第五节点；
触发器，包括数据输入端子、连接到所述第五节点的时钟输入端子、以及被配置为输出所述选择信号的输出端子，
其中，所述第一反相器组至所述第四反相器组中的每一个包括至少一个反相器和大小比所述至少一个反相器小的半强度反相器。
10.根据权利要求9所述的数字相位插值器，其中：
所述第一反相器组包括连接在所述第一节点和所述第二节点之间的第一反相器、以及与所述第一反相器并联连接的第一半强度反相器，以及
所述第二反相器组包括连接在所述第三节点和所述第二节点之间的第二反相器、以及与所述第二反相器并联连接的第二半强度反相器。
11.根据权利要求10所述的数字相位插值器，其中：
所述第三反相器组包括连接在所述第三节点和所述第四节点之间的第三反相器、以及与所述第三反相器并联连接的第三半强度反相器，以及
所述第四反相器组包括连接在所述第一节点和所述第四节点之间的第四反相器、以及与所述第四反相器并联连接的第四半强度反相器。
12.根据权利要求11所述的数字相位插值器，其中：
所述数字相位插值器还被配置为接收第一控制信号、第二控制信号和第三控制信号、第一供电电压、以及具有比所述第一供电电压低的电压电平的第二供电电压，
所述第一反相器包括被配置为接收所述第一控制信号至所述第三控制信号中的所述第一控制信号的输入端子，
所述第二反相器包括被配置为接收所述第一控制信号的经反相的信号的输入端子，
所述第三反相器包括被配置为接收所述第一控制信号至所述第三控制信号中的所述第二控制信号的输入端子，
所述第四反相器包括被配置为接收所述第二控制信号的经反相的信号的输入端子，
所述第一半强度反相器和所述第四半强度反相器包括被配置为接收所述第一供电电压的输入端子，
所述第二半强度反相器和所述第三半强度反相器包括被配置为接收所述第二供电电压的输入端子，以及
所述第三控制信号由所述触发器的所述数据输入端子接收。
13.根据权利要求11所述的数字相位插值器，其中：
所述数字相位插值器还被配置为接收第一控制信号、第二控制信号、第三控制信号、第四控制信号和第五控制信号，
所述第一反相器包括被配置为接收所述第一控制信号至所述第五控制信号中的所述第一控制信号的输入端子，
所述第二反相器包括被配置为接收所述第一控制信号的经反相的信号的输入端子，
所述第三反相器包括被配置为接收所述第一控制信号至所述第五控制信号中的所述第二控制信号的输入端子，
所述第四反相器包括被配置为接收所述第二控制信号的经反相的信号的输入端子，
所述第一半强度反相器和所述第四半强度反相器中的每一个包括被配置为接收所述第一控制信号至所述第五控制信号中的所述第四控制信号的输入端子，以及
所述第二半强度反相器和所述第三半强度反相器中的每一个包括被配置为接收所述第一控制信号至所述第五控制信号中的所述第五控制信号的输入端子。
14.一种易失性存储设备，包括：
存储单元阵列，包括多个存储单元；
时钟信号发生器，被配置为接收外部时钟信号并生成内部时钟信号；
数据输入/输出电路，被配置为响应于所述内部时钟信号而发送从所述存储单元阵列感测的数据；以及
控制逻辑电路，被配置为向所述时钟信号发生器输出第一控制信号、第二控制信号和第三控制信号，
其中，所述时钟信号发生器包括：
内部信号发生器，被配置为基于所述外部时钟信号来生成第一内部信号和第二内部信号，所述第一内部信号相对于所述第二内部信号具有预定相位差；
第一相位插值器，被配置为响应于所述第一控制信号至所述第三控制信号中的所述第一控制信号而用所述第二内部信号对所述第一内部信号进行插值，并生成第一插值信号；
第二相位插值器，被配置为响应于所述第一控制信号至所述第三控制信号中的所述第二控制信号而用所述第二内部信号对所述第一内部信号进行插值，并生成第二插值信号；
选择器，被配置为响应于选择信号而选择所述第一插值信号和所述第二插值信号中的任何一个，并输出所选择的插值信号作为所述内部时钟信号；以及
触发器，被配置为接收通过将所选择的插值信号反相获得的经反相的信号作为时钟输入信号，接收所述第一控制信号至所述第三控制信号中的所述第三控制信号作为数据输入信号，并响应于所述经反相的信号的边沿而生成所述选择信号。
15.根据权利要求14所述的易失性存储设备，其中，所述第一相位插值器包括：
第一反相器，被配置为响应于所述第一控制信号而将所述第二内部信号反相；
第一半强度反相器，与所述第一反相器并联连接，并且被配置为接收所述第二内部信号；
第二反相器，被配置为响应于通过将所述第一控制信号反相获得的第一经反相的控制信号而将所述第一内部信号反相；以及
第二半强度反相器，与所述第二反相器并联连接，并且被配置为接收所述第一内部信号，
其中，当所述第一半强度反相器和所述第二半强度反相器中的一个被导通时，所述第一半强度反相器和所述第二半强度反相器中的另一个被关断。
16.根据权利要求15所述的易失性存储设备，其中，所述第二相位插值器包括：
第三反相器，被配置为响应于所述第二控制信号而将所述第一内部信号反相；
第三半强度反相器，与所述第三反相器并联连接，并且被配置为接收所述第一内部信号；
第四反相器，被配置为响应于通过将所述第二控制信号反相获得的第二经反相的控制信号而将所述第二内部信号反相；以及
第四半强度反相器，与所述第四反相器并联连接，并且被配置为接收所述第二内部信号，
其中，当所述第一半强度反相器和所述第四半强度反相器被导通时，所述第二半强度反相器和所述第三半强度反相器被关断，或者当所述第一半强度反相器和所述第四半强度反相器被关断时，所述第二半强度反相器和所述第三半强度反相器被导通。
17.根据权利要求16所述的易失性存储设备，其中，当所述第三控制信号处于第一逻辑电平并且所述第一控制信号处于所述第一逻辑电平时，所选择的插值信号是所述第一插值信号，并且所述第一插值信号是所述第一内部信号的经反相的信号。
18.根据权利要求17所述的易失性存储设备，其中，当所述第一控制信号的逻辑电平从所述第一逻辑电平改变为第二逻辑电平时，所述第一插值信号是相对于所述第一内部信号的所述经反相的信号延迟两倍预设延迟步长的信号。
19.根据权利要求16所述的易失性存储设备，其中，当所述第三控制信号处于第二逻辑电平并且所述第二控制信号处于第一逻辑电平时，所选择的插值信号是所述第二插值信号，并且所述第二插值信号是相对于所述第一内部信号的经反相的信号延迟预设延迟步长的信号。
20.根据权利要求19述的易失性存储设备，其中，当所述第二控制信号的逻辑电平从所述第一逻辑电甲改变为所述第二逻辑电平时，所述第二插值信号是相对于所述第一内部信号的所述经反相的信号延迟三倍所述预设延迟步长的信号。
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