CN109817249B - 数据输出电路、包括其的存储装置和存储装置的操作方法 - Google Patents

数据输出电路、包括其的存储装置和存储装置的操作方法 Download PDF

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Abstract

提供了一种数据输出电路、包括其的存储装置以及存储装置的操作方法。存储装置包括：存储单元阵列，存储输入数据；时钟发生器电路，使用参考时钟产生第一时钟和第二时钟；相位信息发生器电路，将参考时钟的相位与第一时钟和第二时钟中的至少一个时钟的相位进行比较，并且作为比较结果产生相位信息；中间数据发生器电路，基于第一时钟将从存储单元阵列提供的输入数据的一部分串行化以产生多个第一数据，并将输入数据的其余部分串行化以产生多个第二数据，以及使用相位信息选择性地交换多个第一数据和多个第二数据以产生多个中间数据；以及输出数据发生器电路，使用第二时钟将多个中间数据串行化以产生输出数据，并通过一条输出数据线输出所述输出数据。

Description

数据输出电路、包括其的存储装置和存储装置的操作方法
相关申请的交叉引用
本申请要求于2017年11月21日在韩国知识产权局提交的韩国专利申请No.10-2017-0155877的优先权，其公开内容通过引用整体合并于此。
技术领域
本文所描述的发明构思的示例性实施例涉及一种半导体存储器，更具体地，涉及一种数据输出电路、包括数据输出电路的存储装置以及存储装置的操作方法。
背景技术
半导体存储装置可以分为易失性存储装置和非易失性存储装置。易失性存储装置指的是在断电时丢失存储在其中的数据的存储装置。作为一种易失性存储装置，动态随机存取存储器(DRAM)可以用在诸如移动系统、服务器、图形设备等的各种设备中。
图形双倍数据速率(GDDR)同步动态随机存取存储器(SDRAM)是一种图形卡存储器。GDDR SDRAM可以快速发送和接收数据，以快速执行图形操作。因此，与在个人计算机(PC)等中使用的双倍数据速率(DDR)SDRAM相比，GDDR SDRAM可能需要更宽的带宽。
为了提高GDDR SDRAM的性能，GDDR SDRAM可以使用高时钟频率来驱动数据输出电路。随着时钟频率增大，数据输出电路可以在单位时间内输出更多数据。然而，当时钟频率继续增大时，数据输出的有效裕量可能减小，并且功耗可能增加。
发明内容
根据本发明构思的示例性实施例，一种存储装置包括：存储单元阵列，所述存储单元阵列存储输入数据；时钟发生器电路，所述时钟发生器电路使用参考时钟产生第一时钟和第二时钟；相位信息发生器电路，所述相位信息发生器电路将所述参考时钟的相位与所述第一时钟和所述第二时钟中的至少一个时钟的相位进行比较，并且作为比较结果产生相位信息；中间数据发生器电路，所述中间数据发生器电路使用所述第一时钟将从所述存储单元阵列提供的所述输入数据的一部分串行化以产生多个第一数据，并将所述输入数据的其余部分串行化以产生多个第二数据，以及使用所述相位信息选择性地交换所述多个第一数据和所述多个第二数据，以产生多个中间数据；以及输出数据发生器电路，所述输出数据发生器电路使用所述第二时钟将所述多个中间数据串行化以产生输出数据，并通过一条输出数据线输出所述输出数据。
根据本发明构思的示例性实施例，一种包括存储输入数据的存储单元阵列的存储装置的操作方法包括：使用参考时钟产生第一时钟和第二时钟；产生与所述第一时钟和所述第二时钟相关的相位信息；使用所述第一时钟，将从所述存储单元阵列提供的所述输入数据的一部分串行化以产生多个第一数据，并将所述输入数据的其余部分串行化以产生多个第二数据；使用所述相位信息选择性地交换所述多个第一数据和所述多个第二数据，以产生多个中间数据；以及使用所述第二时钟将所述多个中间数据串行化以产生输出数据，并通过一条输出数据线输出所述输出数据。
根据本发明构思的示例性实施例，一种数据输出电路包括：第一串行化电路，所述第一串行化电路基于第一时钟进行操作，其中，所述第一串行化电路将输入数据的一部分串行化以产生多个第一数据，并将所述输入数据的其余部分串行化以产生多个第二数据；数据交换电路，所述数据交换电路使用所述第一时钟的相位信息，选择性地交换所述多个第一数据和所述多个第二数据，以产生多个第三数据；第二串行化电路，所述第二串行化电路使用所述第一时钟将所述多个第三数据串行化，以产生多个中间数据；以及输出数据发生器电路，所述输出数据发生器电路使用第二时钟将所述多个中间数据串行化以产生输出数据，并通过一条输出数据线输出所述输出数据。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述以及其他目的和特征将变得显而易见。
图1示出了根据本发明构思的示例性实施例的存储装置和存储控制器的框图。
图2示出了根据本发明构思的示例性实施例的图1的存储装置的框图。
图3示出了根据本发明构思的示例性实施例的图1的存储装置的数据输出电路的框图。
图4A和图4B示出了根据本发明构思的示例性实施例的从图3的时钟发生器产生的时钟的视图。
图5示出了根据本发明构思的示例性实施例的图3的中间数据发生器的框图。
图6示出了根据本发明构思的示例性实施例的与图5的中间数据发生器的实现相关联的视图。
图7A和图7B示出了根据本发明构思的示例性实施例的图6的数据输出的时序图。
图8示出了根据本发明构思的示例性实施例的图3的输出数据发生器的框图。
图9A和图9B示出了根据本发明构思的示例性实施例的图8的数据对齐单元的数据输出的时序图。
图10A和图10B示出了根据本发明构思的示例性实施例的图8的对齐数据输出单元的数据输出的时序图。
图11示出了根据本发明构思的示例性实施例的图1的存储装置的操作的流程图。
图12示出了根据本发明构思的示例性实施例的包括存储装置的图形系统的框图。
具体实施方式
本发明构思的示例性实施例提供了一种功耗降低的数据输出电路、包括该数据输出电路的存储装置以及存储装置的操作方法。
现在将参照附图详细描述本发明构思的示例性实施例。
下面要描述的或者在附图中示出的执行特定功能或包括特定功能的诸如“块”、“单元”、“模块”、“驱动器”、“电路”等的术语，可以以软件、硬件或其组合的形式实现。
图1示出了根据本发明构思的示例性实施例的存储装置和存储控制器的框图。参照图1，存储控制器20可以控制存储装置10的操作。在本发明构思的示例性实施例中，存储装置10可以包括诸如静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等的易失性存储器或非易失性存储器中的至少一种。
在下文中，为了便于描述，假设存储装置10是DRAM。
存储装置10可以从存储控制器20接收数据读取命令CMD和参考时钟CK。存储装置10可以响应于数据读取命令CMD而输出存储在存储装置10中的数据“DATA”。存储装置10可以基于参考时钟CK来控制组件的操作。
存储装置10可以包括数据输出电路100、时钟发生器200和相位信息发生器300。时钟发生器200和相位信息发生器300也可以是电路。
数据输出电路100可以响应于数据读取命令CMD而输出存储在存储装置10中的数据“DATA”。数据输出电路100可以使存储在多个存储单元中的数据串行化，并且可以输出串行数据。换句话说，数据输出电路100可以使并行数据串行化并且可以输出串行数据。
时钟发生器200可以基于参考时钟CK产生多个时钟CLK。时钟发生器200可以基于参考时钟CK产生具有各种频率和相位的多个时钟CLK。由此产生的多个时钟CLK可以被提供给数据输出电路100和相位信息发生器300。
相位信息发生器300可以产生关于由时钟发生器200产生的时钟CLK的相位信息PI。相位信息发生器300可以将参考时钟CK的相位和时钟CLK的相位进行比较，并且作为比较结果可以产生相位信息PI。在本发明构思的示例性实施例中，相位信息发生器300可以通过确定参考时钟CK的相位是否与多个时钟CLK中的至少一个时钟的相位基本相同来产生相位信息PI。所产生的相位信息PI可以被提供给数据输出电路100。
数据输出电路100可以通过使用从时钟发生器200提供的多个时钟CLK和从相位信息发生器300提供的相位信息PI，将并行数据转换成串行数据，并且作为转换结果可以输出数据“DATA”。
图2示出了根据本发明构思的示例性实施例的图1的存储装置的框图。参照图2，存储装置10可以包括地址缓冲器11、命令译码器12、时钟缓冲器13、延迟锁定环(DLL)14、存储体(bank)15、行译码器16、列译码器17、输入/输出门18、时钟发生器200、相位信息发生器300、数据输入电路19和数据输出电路100。
地址缓冲器11可以通过地址焊盘从外部接收地址ADD。地址缓冲器11可以与从时钟缓冲器13输出的时钟同步地操作。地址缓冲器11可以分别向行译码器16和列译码器17发送行地址RA和列地址CA。
命令译码器12可以通过命令焊盘从外部接收各种命令CMD(例如，图1中的数据读取命令CMD)。命令译码器12可以与从时钟缓冲器13输出的时钟同步地操作。在本发明构思的示例性实施例中，命令CMD可以包括激活命令、读取命令或写入命令。命令译码器12可以对写入使能信号WE、行地址选通信号RAS、列地址选通信号CAS、有效信号ACT、芯片选择信号CS等进行译码。命令译码器12可以对命令CMD进行译码，并且可以产生行译码器控制信号R_CTRL和列译码器控制信号C_CTRL。
延迟锁定环14可以补偿在参考时钟CK被输出为数据总线选通脉冲DQS之前发生的延迟。
存储体15可以是存储单元阵列。为了简化说明，图2中示出了一个存储体15，但是存储装置10可以包括多个存储体。可以根据协议或规范来确定存储体15的大小或存储体的数目。存储体15可以由行译码器16和列译码器17控制。
行译码器16可以响应于行地址RA和行译码器控制信号R_CTRL来激活字线。详细来讲，当存储装置10从外部接收到激活命令时，行译码器16可以选择字线。
列译码器17可以响应于列地址CA和列译码器控制信号C_CTRL来激活位线。详细来讲，当存储器件10从外部接收到读取命令或写入命令时，列译码器17可以选择与选定的字线相交的位线。
输入/输出门18可以将数据写入到设置在选定的字线和选定的位线的交叉点处的存储单元中。在这种情况下，输入/输出门18可以从数据输入电路19接收写入数据。输入/输出门18可以从设置在选定的字线和选定的位线的交叉点处的存储单元读取数据。在这种情况下，输入/输出门18可以将读取数据发送到数据输出电路100。
时钟发生器200可以从延迟锁定环14接收参考时钟CK，并且可以基于参考时钟CK产生多个时钟CLK。时钟发生器200可以产生多个时钟CLK，并且可以将产生的时钟CLK提供给数据输出电路100和相位信息发生器300。
相位信息发生器300可以从延迟锁定环14接收参考时钟CK，并且从时钟发生器200接收多个时钟CLK。相位信息发生器300可以将参考时钟CK的相位与时钟CLK的相位进行比较，并且作为比较结果可以产生相位信息PI。在本发明构思的示例性实施例中，相位信息发生器300可以确定参考时钟CK的相位是否与多个时钟CLK中的至少一个时钟CLK的相位基本相同，并且可以基于所确定的结果产生相位信息PI。
数据输入电路19可以将通过数据焊盘接收到的写入数据发送到输入/输出门18。在这种情况下，数据输入电路19可以通过数据总线选通焊盘一起接收数据总线选通脉冲DQS和写入数据。
数据输出电路100可以通过数据焊盘来输出读取数据。可以从输入/输出门18向数据输出电路100提供读取数据。在本发明构思的示例性实施例中，提供给数据输出电路100的读取数据的形式可以是并行数据。数据输出电路100可以将读取数据串行化成串行数据的形式，然后可以输出读取数据。在这种情况下，数据输出电路100可以通过数据总线选通焊盘来输出数据总线选通脉冲DQS。这里，写入数据和读取数据可以用附图标记DQ表示。
数据输出电路100可以基于从时钟发生器200提供的多个时钟CLK和从相位信息发生器300提供的相位信息PI，输出读取数据。
图3示出了根据本发明构思的示例性实施例的图1的存储装置的数据输出电路的框图。在图3中，为了便于描述，省略了除了数据输出电路100、时钟发生器200和相位信息发生器300之外的其余组件。
参照图3，数据输出电路100可以通过将并行输入的多个输入数据I_DATA串行化来产生输出数据O_DATA，并且可以输出由此产生的输出数据O_DATA。输入数据I_DATA可以是通过多条数据线从存储单元输入到数据输出电路100的数据(例如，以并行数据的形式)。输出数据O_DATA可以是通过将数据流形式的输入数据I_DATA对齐而获得的数据(例如，以串行数据的形式)。输出数据O_DATA可以通过一条数据线被提供到存储装置10的外部。
时钟发生器200可以基于参考时钟CK产生第一时钟CLK1和第二时钟CLK2。在本发明构思的示例性实施例中，时钟发生器200可以产生具有与参考时钟CK的频率基本相同的第一频率的第一时钟CLK1。时钟发生器200可以产生具有与第一时钟CLK1的频率不同的第二频率的第二时钟CLK2。在本发明构思的示例性实施例中，第二时钟CLK2的第二频率可以是第一时钟CLK1的第一频率的大约两倍。
第一时钟CLK1可以包括两个第一时钟CLK1_A和CLK1_B。时钟发生器200可以分别通过第一时钟线C1和第二时钟线C2向数据输出电路100提供第一时钟CLK1_A和第一时钟CLK1_B。在本发明构思的示例性实施例中，第一时钟CLK1_A和第一时钟CLK1_B的相位差可以是大约90度，并且第一时钟CLK1_A和第一时钟CLK1_B之一可以与参考时钟CK具有基本相同的相位。
第二时钟CLK2可以包括四个第二时钟CLK2_A至CLK2_D。时钟发生器200可以分别通过第三时钟线C3至第六时钟线C6向数据输出电路100提供第二时钟CLK2_A至第二时钟CLK2_D。在本发明构思的示例性实施例中，第二时钟CLK2_A至CLK2_D中两两之间的相位差可以是大约90度，并且第二时钟CLK2_A的相位可以与第一时钟CLK1_A的相位基本相同。
相位信息发生器300可以接收第一时钟CLK1_A和参考时钟CK。相位信息发生器300可以将第一时钟CLK1_A的相位与参考时钟CK的相位进行比较，并且作为比较结果可以产生相位信息PI。相位信息发生器300可以将相位信息PI提供给数据输出电路100。例如，当第一时钟CLK1_A的相位与参考时钟CK的相位基本相同时，相位信息PI可以是“0”；当第一时钟CLK1_A的相位与参考时钟CK的相位不同时，相位信息PI可以是“1”。
或者，相位信息发生器300可以将第一时钟CLK1_B和第二时钟CLK2_A至CLK2_D中的至少一者的相位与参考时钟CK的相位进行比较，并且作为比较结果可以产生相位信息PI。换句话说，根据本发明构思的示例性实施例的相位信息发生器300可以将在时钟发生器200中产生的多个时钟CLK中的至少一个时钟CLK的相位与参考时钟CK的相位进行比较，并且可以产生相位信息PI作为比较结果。
下面，为了便于描述，假设相位信息发生器300将第一时钟CLK1_A的相位与参考时钟CK的相位进行比较，并且作为比较结果产生相位信息PI。
另外，如图3所示，相位信息发生器300可以独立于时钟发生器200，但是本发明构思不限于此。例如，相位信息发生器300可以置于时钟发生器200内。
数据输出电路100可以包括中间数据发生器110和输出数据发生器120。中间数据发生器110可以接收输入数据I_DATA、第一时钟CLK1和相位信息PI。中间数据发生器110可以基于第一时钟CLK1和相位信息PI来转换输入数据I_DATA，并且可以将转换后的数据作为中间数据M_DATA输出。
例如，中间数据发生器110可以将通过多条输入数据线接收到的输入数据I_DATA的一部分转换成串行数据。这样，中间数据发生器110可以通过数目少于输入数据线的数目的数据线来输出多个中间数据M_DATA。
例如，中间数据发生器110可以基于相位信息PI来交换数据。在交换数据的情况下，输出多个中间数据M_DATA中的每个中间数据的数据线可以变化。换句话说，输出多个中间数据M_DATA中的每个中间数据的数据线可以随相位信息PI而变化。
输出数据发生器120可以接收中间数据M_DATA和第二时钟CLK2。输出数据发生器120可以基于第二时钟CLK2来产生输出数据O_DATA。输出数据发生器120可以通过一条数据线来输出输出数据O_DATA。在本发明构思的示例性实施例中，输出数据发生器120可以基于第二时钟CLK2来对齐多个中间数据M_DATA，并且可以从对齐后的数据产生输出数据O_DATA。
图4A和图4B示出了根据本发明构思的示例性实施例的从图3的时钟发生器产生的时钟的视图。详细地说，图4A是产生相位与参考时钟CK的相位基本相同的第一时钟CLK1_A的示例；图4B是产生相位与参考时钟CK的相位不同的第一时钟CLK1_A的示例。
如图4A和图4B所示，第一时钟CLK1_A和CLK1_B之一的相位可以与参考时钟CK的相位基本相同，并且第一时钟CLK1_A与第一时钟CLK1_B之间的相位差可以是大约90度。第一时钟CLK1_A和第一时钟CLK1_B各自的频率可以与参考时钟CK的频率基本相同。
第二时钟CLK2_A的相位可以与第一时钟CLK1_A的相位基本相同，或者可以与第一时钟CLK1_A的相位匹配。第二时钟CLK2_A至CLK2_D可以具有大约90度的相位差。例如，第二时钟CLK2_A与CLK2_B的相位差可以是大约90度，第二时钟CLK2_B与CLK2_C的相位差可以是大约90度，第二时钟CLK2_C与CLK2_D的相位差可以是大约90度。第二时钟CLK2_A至CLK2_D的频率可以是参考时钟CK和第一时钟CLK1的频率的两倍。
参照图3和图4A，时钟发生器200可以产生具有与参考时钟CK基本相同的相位的第一时钟CLK1_A，并且可以产生相位相对于第一时钟CLK1_A延迟大约90度的第一时钟CLK1_B。由于参考时钟CK的相位与第一时钟CLK1_A的相位基本相同，因此相位信息发生器300可以产生为“0”的相位信息PI。
时钟发生器200可以产生相位与第一时钟CLK1_A的相位匹配的第二时钟CLK2_A，并且可以产生相位被延迟大约90度的第二时钟CLK2_B至CLK2_D。
参照图3和图4B，时钟发生器200可以产生相位相对于参考时钟CK延迟大约90度的第一时钟CLK1_A，并且可以产生具有与参考时钟CK基本相同的相位的第一时钟CLK1_B。由于参考时钟CK的相位与第一时钟CLK1_A的相位不同，因此相位信息发生器300可以产生为“1”的相位信息PI。
时钟发生器200可以产生相位与第一时钟CLK1_A的相位匹配的第二时钟CLK2_A，并且可以产生相位被延迟大约90度的第二时钟CLK2_B至CLK2_D。
参照图3和图4B描述了时钟发生器200产生作为第一时钟CLK1的两个时钟CLK1_A和CLK1_B以及产生作为第二时钟CLK2的四个时钟CLK2_A至CLK2_D的示例。然而，本发明构思不限于此。在本发明构思的示例性实施例中，时钟发生器200可以产生数目随数据输出电路100的配置和操作特性而变化的第一时钟CLK1和第二时钟CLK2。例如，时钟发生器200可以产生数目随输入输入数据I_DATA的数据线的数目而变化的第一时钟CLK1和第二时钟CLK2。
图5示出了根据本发明构思的示例性实施例的图3的中间数据发生器的框图。参照图3和图5，中间数据发生器110可以包括均可以是电路的时钟选择器单元111、第一串行化单元112、延迟单元113，数据交换单元114和第二串行化单元115。
时钟选择器单元111可以接收第一时钟CLK1和相位信息PI。例如，如图4A和图4B所示，第一时钟CLK1可以包括具有基本相同的频率和不同的相位的多个时钟(例如，第一时钟CLK1_A和第一时钟CLK1_B)。
时钟选择器单元111可以基于相位信息PI选择第一时钟CLK1中的一个。例如，如图3所示，可以根据第一时钟CLK1_A的相位与参考时钟CK的相位的比较结果产生相位信息PI。当相位信息PI为“0”时(例如，当第一时钟CLK1_A的相位与参考时钟CK的相位基本相同时)，时钟选择器单元111可以选择第一时钟CLK1_A。当相位信息PI是“1”时(例如，当第一时钟CLK1_A的相位与参考时钟CK的相位不同时)，时钟选择器单元111可以选择第一时钟CLK1_B。
时钟选择器单元111可以将根据相位信息PI选择的第一时钟CLK1_S提供给第一串行化单元112和延迟单元113。
第一串行化单元112可以接收输入数据I_DATA和所选择的第一时钟CLK1_S。第一串行化单元112可以基于所选择的第一时钟CLK1_S将通过多条输入数据线接收到的输入数据I_DATA串行化。例如，当通过16条输入数据线发送输入数据I_DATA时，第一串行化单元112可以将输入数据I_DATA串行化，并且可以通过8条数据线输出串行数据。
第一串行化单元112可以通过第一数据线DL1输出串行数据的第一部分，并且可以通过第二数据线DL2输出串行数据的第二部分(例如，其余部分)。在本发明构思的示例性实施例中，第一数据线DL1的数目可以与第二数据线DL2的数目相同。
延迟单元113可以从第二数据线DL2接收串行数据的第二部分，并且可以从时钟选择器单元111接收所选择的第一时钟CLK1_S。延迟单元113可以将通过第二数据线DL2输入的数据延迟预定时间，并且可以将延迟数据输出到第三数据线DL3。例如，延迟单元113可以将通过第二数据线DL2输入的数据的相位延迟大约90度，并且可以将延迟了相位的数据输出到第三数据线DL3。
数据交换单元114可以通过第一数据线DL1和第三数据线DL3接收数据。数据交换单元114可以从相位信息发生器300接收相位信息PI。数据交换单元114可以基于相位信息PI来交换通过第一数据线DL1和第三数据线DL3输入的数据。通过交换数据，数据交换单元114可以改变将输入到第一数据线DL1的数据输出的数据线，以及将输入到第三数据线DL3的数据输出的数据线。
数据交换单元114可以通过第四数据线DL4来输出交换后的数据。这样，可以根据数据交换结果来改变将输入到第一数据线DL1和第三数据线DL3的数据输出的第四数据线DL4。
例如，当相位信息PI是“0”时，数据交换单元114可以输出输入数据而不进行交换。当相位信息PI是“1”时，数据交换单元114可以交换并输出输入数据。因此，输入数据可以依据数据交换结果而通过其他数据线输出。
第二串行化单元115可以从第四数据线DL4接收数据。第二串行化单元115可以从时钟发生器200接收第一时钟CLK1。第二串行化单元115可以基于第一时钟CLK1将通过第四数据线DL4输入的数据串行化。例如，当通过八条第四数据线DL4发送数据时，第二串行化单元115可以将数据串行化并且可以通过四条数据线来输出串行数据。输出数据可以作为中间数据M_DATA提供给图3中的输出数据发生器120。
如上所述，数据输出电路100可以基于所提供的时钟的相位信息PI，来交换在将并行数据转换成串行数据的过程中产生的中间数据M_DATA。即使时钟的相位变化，由于通过交换数据对数据的相位和时钟的相位进行了匹配，所以数据交换单元114可以输出相同的串行数据，而不管时钟的相位如何。这可意味着数据输出电路100不包括用于调整时钟的相位的单独的电路。
图6示出了根据本发明构思的示例性实施例的与图5的中间数据发生器的实现相关联的视图。参照图5和图6，时钟选择器单元111可以包括第一多路复用器M1。第一多路复用器M1可以接收相位信息PI作为控制输入。第一多路复用器M1可以基于相位信息PI来选择第一时钟CLK1_A或第一时钟CLK1_B中的一个，并输出所选择的第一时钟CLK1_S。
例如，可以根据第一时钟CLK1_A的相位与参考时钟CK的相位的比较结果来产生相位信息PI，当相位信息PI为“0”时，第一多路复用器M1可以输出第一时钟CLK1_A作为所选择的第一时钟CLK1_S。当相位信息PI为“1”时，第一多路复用器M1可以输出第一时钟CLK1_B作为所选择的第一时钟CLK1_S。
或者，可以根据第一时钟CLK1_B的相位与参考时钟CK的相位的比较结果来产生相位信息PI，当相位信息PI为“0”时，第一多路复用器M1可以输出第一时钟CLK1_B作为所选择的第一时钟CLK1_S。当相位信息PI为“1”时，第一多路复用器M1可以输出第一时钟CLK1_A作为所选择的第一时钟CLK1_S。
第一串行化单元112可以包括多个2:1串行器。第一串行化单元112可以包括第一串行器S1至第八串行器S8。第一串行器S1至第八串行器S8中的每一个可以接收两个输入数据。第一串行器S1至第八串行器S8中的每一个可以基于所选择的第一时钟CLK1_S将两个输入数据串行化。第一串行器S1至第八串行器S8可以通过多条第一数据线DL1_1至DL1_4和多条第二数据线DL2_1至DL2_4输出串行数据。
例如，第一串行器S1可以通过两条输入数据线来接收第零输入数据I_DATA[0]和第八输入数据I_DATA[8]。第一串行器S1可以将第零输入数据I_DATA[0]和第八输入数据I_DATA[8]串行化，并且可以通过第一数据线DL1_1来输出串行数据。在这种情况下，可以在第八输入数据I_DATA[8]之前输出第零输入数据I_DATA[0]。
这样，第一串行化单元112可以将通过十六条不同的数据线输入的输入数据I_DATA[0]串行化为I_DATA[F]，并且可以通过八条不同的数据线(例如，第一数据线DL1_1至DL1_4和第二数据线DL2_1至DL2_4)输出串行数据。
通过第一数据线DL1_1至DL1_4输出的数据可以提供给数据交换单元114。通过第二数据线DL2_1至DL2_4输出的数据可以通过延迟单元113提供给数据交换单元114。
延迟单元113可以包括第一锁存器L1至第四锁存器L4和延迟电路DLY。延迟电路DLY可以将所选择的第一时钟CLK1_S延迟预定时间。例如，延迟电路DLY可以延迟所选择的第一时钟CLK1_S，使得所选择的第一时钟CLK1_S的相位延迟大约90度。
可以将通过延迟电路DLY延迟的第一时钟D_CLK1提供给第一锁存器L1至第四锁存器L4作为控制输入。第一锁存器L1至第四锁存器L4可以基于延迟的第一时钟D_CLK1进行操作。第一锁存器L1至第四锁存器L4可以分别存储从第二数据线DL2_1至DL2_4输入的数据。当延迟的第一时钟D_CLK1的值为高时，第一锁存器L1至第四锁存器L4可以输出所存储的数据。第一锁存器L1至第四锁存器L4可以分别通过第三数据线DL3_1至DL3_4输出所存储的数据。
从以上描述可以理解，与通过第一数据线DL1_1至DL1_4输出的数据相比，通过第三数据线DL3_1至DL3_4输出的数据可以被延迟预定时间。
数据交换单元114可以包括第二多路复用器M2至第九多路复用器M9。第二多路复用器M2至第九多路复用器M9可以通过第一数据线DL1_1至DL1_4和第三数据线DL3_1至DL3_4接收数据。第二多路复用器M2至第九多路复用器M9中的每一个可以接收相位信息PI作为控制输入。第二多路复用器M2至第九多路复用器M9可以基于相位信息PI将从第一数据线DL1_1至DL1_4和第三数据线DL3_1至DL3_4输入的数据之一输出到第四数据线DL4_1至DL4_8。
例如，第二多路复用器M2可以分别从第一数据线DL1_1和第三数据线DL3_1接收数据。当相位信息PI为“0”时，第二多路复用器M2可以将从第一数据线DL1_1输入的数据输出到第四数据线DL4_1。当相位信息PI为“1”时，第二多路复用器M2可以将从第三数据线DL3_1输入的数据输出到第四数据线DL4_1。
与第二多路复用器M2类似，第六多路复用器M6可以分别从第一数据线DL1_1和第三数据线DL3_1接收数据。当相位信息PI为“0”时，第六多路复用器M6可以将从第三数据线DL3_1输入的数据输出到第四数据线DL4_5。当相位信息PI为“1”时，第六多路复用器M6可以将从第一数据线DL1_1输入的数据输出到第四数据线DL4_5。
同样，第三多路复用器M3和第七多路复用器M7中的每个多路复用器可以从第一数据线DL1_2和第三数据线DL3_2接收相同的数据。第三多路复用器M3可以根据相位信息PI将两个输入数据中的一个输出到第四数据线DL4_2，第七多路复用器M7可以根据相位信息PI将两个输入数据中的一个输出到第四数据线DL4_6。
第四多路复用器M4和第八多路复用器M8中的每个多路复用器可以接收相同的数据，第四多路复用器M4可以根据相位信息PI将两个输入数据中的一个输出到第四数据线DL4_3，第八多路复用器M8可以根据相位信息PI将两个输入数据中的一个输出到第四数据线DL4_7。
第五多路复用器M5和第九多路复用器M9中的每个多路复用器可以接收相同的数据，第五多路复用器M5可以根据相位信息PI将两个输入数据中的一个输出到第四数据线DL4_4，第九多路复用器M9可以根据相位信息PI将两个输入数据中的一个输出到第四数据线DL4_8。
因此，数据交换单元114可以根据相位信息PI改变输出数据的数据线。例如，当相位信息PI为“0”时，数据交换单元114可以将通过第一数据线DL1_1至DL1_4输入的数据输出到第四数据线DL4_1至DL4_4，并且可以将通过第三数据线DL3_1至DL3_4输入的数据输出到第四数据线DL4_5至DL4_8。当相位信息PI为“1”时，数据交换单元114可以将通过第一数据线DL1_1至DL1_4输入的数据输出至第四数据线DL4_5至DL4_8，并且可以将通过第三数据线DL3_1至DL3_4输入的数据输出至第四数据线DL4_1至DL4_4。
如上所述，数据交换单元114可以基于提供给数据输出电路100的第一时钟CLK1和第二时钟CLK2的相位信息PI来交换数据。数据交换单元114可以交换数据，使得未延迟的数据(例如，通过第一数据线DL1输入的数据)的相位和延迟了给定时间的数据(例如，通过第三数据线DL3输入的数据)的相位与第一时钟CLK1和第二时钟CLK2的相位匹配。
第二串行化单元115可以包括第九串行器S9至第十二串行器S12。第九串行器S9至第十二串行器S12中的每个串行器可以用2:1串行器实现，该2:1串行器通过两条数据线对齐数据并将对齐后的数据输出到一条数据线。通过第九串行器S9至第十二串行器S12输出的数据可以分别作为第零中间数据M_DATA[0]至第三中间数据M_DATA[3]输出。
第九串行器S9和第十串行器S10中的每个串行器可以基于第一时钟CLK1_A将输入数据串行化。例如，第九串行器S9可以将通过第四数据线DL4_1至DL4_2输入的数据串行化，并且可以输出串行数据作为第零中间数据M_DATA[0]。这样，第十串行器S10可以基于第一时钟CLK1_A输出第一中间数据M_DATA[1]。
例如，第十一串行器S11和第十二串行器S12中的每个串行器可以基于第一时钟CLK1_B将输入数据串行化。第十一串行器S11可以将通过第四数据线DL4_5至DL4_6输入的数据串行化，并且可以输出串行数据作为第二中间数据M_DATA[2]。这样，第十二串行器S12可以基于第一时钟CLK1_B输出第三中间数据M_DATA[3]。
如上所述，数据交换单元114可以基于提供给第二串行化单元115的第一时钟CLK1_A和CLK1_B的相位来交换数据。当提供给第二串行化单元115的第一时钟CLK1_A和CLK1_B的相位变化时，可以通过交换输入到第二串行化单元115的数据来使第一时钟CLK1_A和CLK1_B的相位与数据的相位匹配。换句话说，第一时钟CLK1_A和CLK1_B可以提供给第二串行化单元115而无需单独处理(例如，多路复用)，第二串行化单元115可以通过使用所提供的第一时钟CLK1_A和CLK1_B将数据串行化而无需修改。
如上所述，参照图6描述了根据本发明构思的示例性实施例的数据输出电路100的示例，本发明构思不限于此。例如，图6中所示的电路可以用其他电路替换，并且可以对数据线的数目和电路的数目进行各种改变。
图7A和图7B示出了根据本发明构思的示例性实施例的图6的数据输出的时序图。详细地说，图7A表示当相位信息PI为“0”时图6的数据输出，图7B表示当相位信息PI为“1”时图6的数据输出。
参照图6和图7A，根据由第一串行化单元112选择的第一时钟CLK1_S而串行化的数据[0,8]、[4,C]、[1,9]、[5,D]、[2,A]、[6,E]、[3,B]和[7,F]可以输出到第一数据线DL1_1至DL1_4和第二数据线DL2_1至DL2_4。由第一串行器S1至第四串行器S4串行化的数据[0,8]、[4,C]、[1,9]和[5,D]可以输出到第一数据线DL1_1至DL1_4。由第五串行器S5至第八串行器S8串行化的数据[2,A]、[6,E]、[3,B]和[7,F]可以输出到第二数据线DL2_1至DL2_4。
输出到第二数据线DL2_1至DL2_4的数据[2,A]、[6,E]、[3,B]和[7,F]可以在根据延迟的第一时钟D_CLK1被延迟了给定时间(例如，90度相位)之后，提供给第三数据线DL3_1至DL3_4。
由于相位信息PI为“0”(例如，由于参考时钟CK的相位与从时钟发生器200提供的第一时钟CLK1_A的相位基本相同)，所以数据交换单元114可以将通过第一数据线DL1_1至DL1_4输入的数据[0,8]、[4,C]、[1,9]和[5,D]输出到第四数据线DL4_1至DL4_4。另外，数据交换单元114可以将通过第三数据线DL3_1至DL3_4输入的数据[2,A]、[6,E]、[3,B]和[7,F]输出到第四数据线DL4_5至DL4_8。
第二串行化单元115可以基于第一时钟CLK1_A和第一时钟CLK1_B，将通过第四数据线DL4_1至DL4_8输入的数据[0,8]、[4,C]、[1,9]、[5,D]、[2,A]、[6,E]、[3,B]和[7,F]串行化。
第九串行器S9可以基于第一时钟CLK1_A将输入数据[0,8]和[4,C]串行化，并且可以输出串行数据[0,4,8,C]作为第零中间数据M_DATA[0]。第十串行器S10可以基于第一时钟CLK1_A将输入数据[1,9]和[5,D]串行化，并且可以输出串行数据[1,5,9,D]作为第一中间数据M_DATA[1]。第十一串行器S11可以基于第一时钟CLK1_B将输入数据[2,A]和[6,E]串行化，并且可以输出串行数据[2,6,A,E]作为第二中间数据M_DATA[2]。第十二串行器S12可以基于第一时钟CLK1_B将输入数据[3,B]和[7,F]串行化，并且可以输出串行数据[3,7,B,F]作为第三中间数据M_DATA[3]。
参照图6和图7B，如图7B所示，输出到第一数据线DL1至第三数据线DL3的数据与参照图7A描述的数据相同。
由于相位信息PI为“1”(例如，由于参考时钟CK的相位不同于从时钟发生器200提供的第一时钟CLK1_A的相位)，所以数据交换单元114可以将通过第三数据线DL3_1至DL3_4输入的数据[2,A]、[6,E]、[3,B]和[7,F]输出到第四数据线DL4_1至DL4_4。另外，数据交换单元114可以将通过第一数据线DL1_1至DL1_4输入的数据[0,8]、[4,C]、[1,9]和[5,D]输出到第四数据线DL4_5至DL4_8。换句话说，通过图7B的第四数据线DL4_1至DL4_8输出的数据可以是通过图7A的第四数据线DL4_1至DL4_8输出的数据的交换版本。
第九串行器S9可以基于第一时钟CLK1_A将输入数据[2,A]和[6,E]串行化，并且可以输出串行数据[2,6,A,E]作为第零中间数据M_DATA[0]。第十串行器S10可以基于第一时钟CLK1_A将输入数据[3,B]和[7,F]串行化，并且可以输出串行数据[3,7,B,F]作为第一中间数据M_DATA[1]。第十一串行器S11可以基于第一时钟CLK1_B将输入数据[0,8]和[4,C]串行化，并且可以输出串行数据[0,4,8,C]作为第二中间数据M_DATA[2]。第十二串行器S12可以基于第一时钟CLK1_B将输入数据[1,9]和[5,D]串行化，并且可以输出串行数据[1,5,9,D]作为第三中间数据M_DATA[3]。换句话说，从第二串行化单元115输出的图7B中的中间数据M_DATA[0]至M_DATA[3]可以是从第二串行化单元115输出的图7A中的中间数据M_DATA[0]至M_DATA[3]的交换版本。
图8示出了根据本发明构思的示例性实施例的图3的输出数据发生器的框图。参照图3和图8，输出数据发生器120可以包括均可以是电路的数据对齐单元121和对齐数据输出单元122。
数据对齐单元121可以接收中间数据M_DATA和第二时钟CLK2。数据对齐单元121可以基于第二时钟CLK2将中间数据M_DATA对齐，并且可以输出对齐数据A_DATA。
在本发明构思的示例性实施例中，数据对齐单元121可以从中间数据发生器110接收第零中间数据M_DATA[0]至第三中间数据M_DATA[3]。数据对齐单元121可以从时钟发生器200接收第二时钟CLK2_A至CLK2_D。数据对齐单元121可以将第零中间数据M_DATA[0]至第三中间数据M_DATA[3]对齐，以输出第零对齐数据A_DATA[0]至第三对齐数据A_DATA[3]。由此输出的第零对齐数据A_DATA[0]至第三对齐数据A_DATA[3]可以提供给对齐数据输出单元122。
数据对齐单元121可以对齐中间数据M_DATA，使得多个中间数据M_DATA以规则的时间间隔(例如，规则的相位差)输出。换句话说，数据对齐单元121可以使多个对齐数据A_DATA的输出时间不同。在本发明构思的示例性实施例中，数据对齐单元121可以将数据对齐，使得第零中间数据M_DATA[0]至第三中间数据M_DATA[3]以规则的时间间隔输出。例如，可以将第零中间数据M_DATA[0]至第三中间数据M_DATA[3]输出为具有大约90度的相位差。
数据对齐单元121可以包括多个触发器和多个延迟电路。
对齐数据输出单元122可以接收第三时钟CLK3和对齐数据A_DATA。对齐数据输出单元122可以基于第三时钟CLK3通过将对齐数据A_DATA转换成串行数据(例如，以数据流的形式)来产生输出数据O_DATA。换句话说，对齐数据输出单元122可以通过一条数据线将输出数据O_DATA输出。
第三时钟CLK3可以在数据输出电路100中产生。在本发明构思的示例性实施例中，可以从第二时钟CLK2产生第三时钟CLK3。第三时钟CLK3可以包括具有与第二时钟CLK2基本相同的频率和基本相同的相位的多个时钟。例如，第三时钟CLK3可以包括具有不同相位的四个时钟CLK3_A至CLK3_D，并且时钟CLK3_A至CLK3_D中的每个时钟可以与第二时钟CLK2_A至CLK2_D中的一个时钟具有基本相同的相位。
在本发明构思的示例性实施例中，对齐数据输出单元122可以从数据对齐单元121接收第零对齐数据A_DATA[0]至第三对齐数据A_DATA[3]。对齐数据输出单元122可以基于第三时钟CLK3_A至CLK3_D接收第零对齐数据A_DATA[0]至第三对齐数据A_DATA[3]。串行数据可以作为输出数据O_DATA输出。
图9A和图9B示出了根据本发明构思的示例性实施例的图8的数据对齐单元的数据输出的时序图。详细地说，图9A表示当相位信息PI为“0”时图8的数据输出，图9B表示当相位信息PI为“1”时图8的数据输出。
参照图8和图9A，提供给数据对齐单元121的第二时钟CLK2_A至CLK2_D的相位差可以是大约90度。由于相位信息PI为“0”，所以数据对齐单元121可以从中间数据发生器110接收图7A中的第零中间数据M_DATA[0]至第三中间数据M_DATA[3]。
数据对齐单元121可以基于第二时钟CLK2_A至CLK2_D中的至少一个，将第零中间数据M_DATA[0]的输出延迟给定时间(例如，第二时钟CLK2_A至CLK2_D的“3/4”周期)。数据对齐单元121可以基于第二时钟CLK2_A至CLK2_D中的至少一个，将第一中间数据M_DATA[1]的输出延迟给定时间(例如，第二时钟CLK2_A至CLK2_D的“3/4”周期)。数据对齐单元121可以基于第二时钟CLK2_A至CLK2_D中的至少一个，将第二中间数据M_DATA[2]的输出延迟给定时间(例如，第二时钟CLK2_A至CLK2_D的“3/4”周期)。数据对齐单元121可以基于第二时钟CLK2_A至CLK2_D中的至少一个，将第三中间数据M_DATA[3]的输出延迟给定时间(例如，第二时钟CLK2_A至CLK2_D的“3/4”周期)。
因此，第一对齐数据A_DATA[1]可以被输出为比第零对齐数据A_DATA[0]晚第二时钟CLK2_A至CLK2_D的1/4周期。第二对齐数据A_DATA[2]可以被输出为比第零对齐数据A_DATA[0]晚第二时钟CLK2_A至CLK2_D的1/2周期。第三对齐数据A_DATA[3]可以被输出为比第零对齐数据A_DATA[0]晚第二时钟CLK2_A至CLK2_D的3/4周期。从数据对齐单元121输出的第零对齐数据A_DATA[0]至第三对齐数据A_DATA[3]可以如图9A所示的那样对齐。
参照图8和图9B，提供给数据对齐单元121的第二时钟CLK2_A至CLK2_D的相位差可以是大约90度。由于相位信息PI为“1”，所以数据对齐单元121可以从中间数据发生器110接收图7B中的第零中间数据M_DATA[0]至第三中间数据M_DATA[3]。
如图9A所示，数据对齐单元121可以将第零中间数据M_DATA[0]至第三中间数据M_DATA[3]延迟给定时间。第一对齐数据A_DATA[1]可以被输出为比第零对齐数据A_DATA[0]晚第二时钟CLK2_A至CLK2_D的1/4周期，第二对齐数据A_DATA[2]可以被输出为比第零对齐数据A_DATA[0]提早第二个时钟CLK2_A至CLK2_D的1/2周期，第三对齐数据A_DATA[3]可以被输出为比第零对齐数据A_DATA[0]提早第二时钟CLK2_A至CLK2_D的1/4周期。这样，从数据对齐单元121输出的第零对齐数据A_DATA[0]至第三对齐数据A_DATA[3]可以为如图9B所示的那样对齐。
如图9A和图9B所示，从数据对齐单元121输出的数据的布置可以随第一时钟CLK1和第二时钟CLK2的相位信息PI而变化。
图10A和图10B示出了根据本发明构思的示例性实施例的图8的对齐数据输出单元的数据输出的时序图。详细地说，图10A表示当相位信息PI为“0”时图10的数据输出，图10B表示当相位信息PI为“1”时图10的数据输出。
如图10A和图10B所示，提供给对齐数据输出单元122的第三时钟CLK3_A至CLK3_D的相位差可以是大约90度。例如，第三时钟CLK3_A与CLK3_B的相位差可以是大约90度，第三时钟CLK3_B与CLK3_C的相位差可以是大约90度，第三时钟CLK3_C与CLK3_D的相位差可以是大约90度。
可以通过使用图4A和图4B中所示的第二时钟CLK2_A至CLK2_D来产生第三时钟CLK3_A至CLK3_D。第三时钟CLK3_A至CLK3_D的频率可以与第二时钟CLK2_A至CLK2_D的频率基本相同，第三时钟CLK3_A至CLK3_D的相位可以与第二时钟CLK2_A至CLK2_D的相位基本相同。例如，可以通过对多个第二时钟CLK2中的两个时钟执行AND操作来产生第三时钟CLK3_A至CLK3_D。
参照图8和图10A，由于相位信息PI为“0”，所以对齐数据输出单元122可以从数据对齐单元121接收图9A中所示的第零对齐数据A_DATA[0]至第三对齐数据A_DATA[3]。
对齐数据输出单元122可以基于第三时钟CLK3_A输出第零对齐数据A_DATA[0]作为输出数据O_DATA，并且可以基于第三时钟CLK3_B输出第一对齐数据A_DATA[1]作为输出数据O_DATA。对齐数据输出单元122可以基于第三时钟CLK3_C输出第二对齐数据A_DATA[2]作为输出数据O_DATA，并且可以基于第三时钟CLK3_D输出第三对齐数据A_DATA[3]作为输出数据O_DATA。例如，对齐数据输出单元122可以检测第三时钟CLK3_A至CLK3_D的上升沿，以输出第零对齐数据A_DATA[0]至第三对齐数据A_DATA[3]作为输出数据O_DATA。换句话说，输出数据O_DATA可以以顺序排列的串行数据的形式输出。
参照图8和图10B，由于相位信息PI为“1”，所以对齐数据输出单元122可以从数据对齐单元121接收图9B所示的第零对齐数据A_DATA[0]至第三对齐数据A_DATA[3]。
对齐数据输出单元122可以基于第三时钟CLK3_A至CLK3_D输出第零对齐数据A_DATA[0]至第三对齐数据A_DATA[3]作为输出数据O_DATA。例如，对齐数据输出单元122可以检测第三时钟CLK3_A至CLK3_D的上升沿，以输出第零对齐数据A_DATA[0]至第三对齐数据A_DATA[3]作为输出数据O_DATA。换句话说，输出数据O_DATA可以以顺序排列的串行数据的形式输出。
如图10A和图10B所示，当相位信息PI为“0”时的输出数据O_DATA可以与当相位信息PI为“1”时的输出数据O_DATA相同。因此，根据本发明构思的示例性实施例，数据输出电路100可以产生相同的输出数据O_DATA，而不管所提供的时钟的相位如何。
由于根据本发明构思的示例性实施例的数据输出电路100根据所提供的时钟的相位信息PI交换内部处理的数据以使数据的相位与时钟的相位匹配，因此无论时钟的相位如何，数据输出电路100都可以输出相同的串行数据。这可以意味着数据输出电路100不包括用于调整时钟相位的单独的电路。换句话说，数据输出电路100可以以低功率和高速度将数据串行化，并且可以输出串行数据。
图11示出了根据本发明构思的示例性实施例的图1的存储装置的操作的流程图。参照图1、图2和图11，在操作S101中，存储装置10可以接收数据读取命令。在操作S102中，存储装置10可以基于参考时钟CK产生多个时钟CLK。在本发明构思的示例性实施例中，多个时钟CLK可以包括第一时钟CLK1和第二时钟CLK2。第二时钟CLK2的频率可以是第一时钟CLK1的频率的两倍。
在操作S103中，存储装置10可以产生关于所产生的时钟CLK的相位信息PI。在本发明构思的示例性实施例中，存储装置10可以将参考时钟CK的相位与所生成的时钟CLK的相位进行比较，并且作为比较结果可以产生相位信息PI。
在操作S104中，存储装置10可以基于相位信息PI来交换并行数据。并行数据可以是通过多条数据线从输入/输出门18发送到数据输出电路100的数据。
在操作S105中，存储装置10可以基于多个时钟CLK将并行数据串行化。在操作S106中，存储装置10可以输出串行化后的串行数据。
图12示出了根据本发明构思的示例性实施例的包括存储装置的图形系统的框图。参照图12，图形系统1000可以包括图形处理器1100和多个DRAM装置1210至12i0。图形处理器1100可以被配置为执行用于处理图像信息的各种操作。图形处理器1100可以通过多个信道CH1至CHi与多个DRAM装置1210至12i0连接。在本发明构思的示例性实施例中，多个信道CH1至CHi中的每个信道可以是基于图形双倍数据速率(GDDR)接口的通信信道。
多个DRAM装置1210至12i0中的每一个可以包括参照图1至图11描述的数据输出电路。换句话说，多个DRAM装置1210至12i0中的每一个可以如参照图1至图11所描述的那样产生输出数据，并且可以将输出数据提供给图形处理器1100。
如上所述，根据本发明构思的示例性实施例，数据输出电路可以基于关于所提供的时钟的相位信息来输出数据。另外，数据输出电路可以不包括用于调整时钟相位的单独的电路。因此，可以提供能够以低功率输出数据的数据输出电路、包括该数据输出电路的存储装置和存储装置的操作方法。
尽管已经参照本发明构思的示例性实施例描述了本发明构思，但是对于本领域普通技术人员而言显而易见的是，在不脱离如在权利要求中所阐述的本发明构思的精神和范围的情况下，可以对示例性实施例进行各种改变和修改。

Claims (20)

1.一种存储装置，所述存储装置包括：
存储单元阵列，所述存储单元阵列被配置为存储输入数据；
时钟发生器电路，所述时钟发生器电路被配置为使用参考时钟产生第一时钟和第二时钟；
相位信息发生器电路，所述相位信息发生器电路被配置为将所述参考时钟的相位与所述第一时钟和所述第二时钟中的至少一个时钟的相位进行比较，并且作为比较结果产生相位信息；
中间数据发生器电路，所述中间数据发生器电路被配置为使用所述第一时钟将从所述存储单元阵列提供的所述输入数据的一部分串行化以产生多个第一数据，将所述输入数据的其余部分串行化以产生多个第二数据，以及使用所述相位信息选择性地交换所述多个第一数据和所述多个第二数据以产生多个中间数据；以及
输出数据发生器电路，所述输出数据发生器电路被配置为使用所述第二时钟将所述多个中间数据串行化，以产生输出数据，并通过一条输出数据线输出所述输出数据。
2.根据权利要求1所述的存储装置，其中，所述第一时钟的频率与所述参考时钟的频率相同，所述第二时钟的频率为所述参考时钟的频率的两倍。
3.根据权利要求1所述的存储装置，其中，所述中间数据发生器电路包括：
时钟选择器电路，所述时钟选择器电路被配置为使用所述相位信息选择包括在所述第一时钟中的多个时钟中的一个时钟；以及
第一串行化电路，所述第一串行化电路被配置为使用所选择的时钟产生所述多个第一数据和所述多个第二数据。
4.根据权利要求1所述的存储装置，其中，所述中间数据发生器电路包括：
延迟电路，所述延迟电路被配置为将所述多个第二数据延迟预定时间并输出多个延迟后的第二数据。
5.根据权利要求4所述的存储装置，其中，所述中间数据发生器电路还包括：
数据交换电路，所述数据交换电路被配置为使用所述相位信息选择性地交换所述多个第一数据和所述多个延迟后的第二数据，以产生多个第三数据。
6.根据权利要求5所述的存储装置，其中，所述中间数据发生器电路还包括：
第二串行化电路，所述第二串行化电路被配置为使用所述第一时钟将所述多个第三数据串行化，以产生所述多个中间数据。
7.根据权利要求6所述的存储装置，其中，所述第一时钟包括具有第一相位的时钟和具有第二相位的时钟，
其中，所述第二串行化电路使用具有所述第一相位的时钟将所述多个第三数据的一部分串行化，并使用具有所述第二相位的时钟将所述多个第三数据的其余部分串行化。
8.根据权利要求1所述的存储装置，其中，所述输出数据发生器电路包括：
数据对齐电路，所述数据对齐电路被配置为使用所述第二时钟将所述多个中间数据对齐，使得所述多个中间数据以规则的时间间隔输出为对齐数据。
9.根据权利要求8所述的存储装置，其中，所述输出数据发生器电路还包括：
对齐数据输出电路，所述对齐数据输出电路被配置为将所述对齐数据串行化以输出所述输出数据。
10.根据权利要求9所述的存储装置，其中，所述对齐数据输出电路使用从所述第二时钟产生的第三时钟进行操作。
11.一种存储装置的操作方法，所述存储装置包括存储输入数据的存储单元阵列，所述操作方法包括：
使用参考时钟产生第一时钟和第二时钟；
产生与所述第一时钟和所述第二时钟相关的相位信息；
使用所述第一时钟，将从所述存储单元阵列提供的所述输入数据的一部分串行化以产生多个第一数据，并将所述输入数据的其余部分串行化以产生多个第二数据；
使用所述相位信息选择性地交换所述多个第一数据和所述多个第二数据，以产生多个中间数据；以及
使用所述第二时钟将所述多个中间数据串行化以产生输出数据，并通过一条输出数据线输出所述输出数据。
12.根据权利要求11所述的操作方法，其中，所述相位信息是作为所述参考时钟的相位与所述第一时钟和所述第二时钟中的至少一个时钟的相位的比较结果而产生的。
13.根据权利要求11所述的操作方法，所述操作方法还包括：
将所述多个第二数据延迟预定时间，
其中，所述多个中间数据是通过选择性地交换所述多个第一数据和多个延迟后的第二数据而产生的。
14.根据权利要求13所述的操作方法，其中，所述产生多个中间数据的包括：
选择性地交换所述多个第一数据和所述多个延迟后的第二数据，以产生多个第三数据；以及
使用所述第一时钟将所述多个第三数据串行化，以产生所述多个中间数据。
15.根据权利要求11所述的操作方法，其中，所述输出所述输出数据包括：
使用所述第二时钟将所述多个中间数据对齐，使得所述多个中间数据以规则的时间间隔输出为对齐数据；以及
将所述对齐数据串行化以输出所述输出数据。
16.一种数据输出电路，所述数据输出电路包括：
第一串行化电路，所述第一串行化电路被配置为基于第一时钟进行操作，其中，所述第一串行化电路将输入数据的一部分串行化以产生多个第一数据，并将所述输入数据的其余部分串行化以产生多个第二数据；
数据交换电路，所述数据交换电路被配置为使用所述第一时钟的相位信息，选择性地交换所述多个第一数据和所述多个第二数据，以产生多个第三数据；
第二串行化电路，所述第二串行化电路被配置为使用所述第一时钟将所述多个第三数据串行化，以产生多个中间数据；以及
输出数据发生器电路，所述输出数据发生器电路被配置为使用第二时钟将所述多个中间数据串行化以产生输出数据，并通过一条输出数据线输出所述输出数据。
17.根据权利要求16所述的数据输出电路，其中，所述相位信息是作为参考时钟的相位与所述第一时钟和所述第二时钟中的至少一个时钟的相位的比较结果而产生的。
18.根据权利要求17所述的数据输出电路，其中，所述第一时钟包括两个时钟，所述两个时钟中的一个时钟的相位与所述参考时钟的相位相同。
19.根据权利要求16所述的数据输出电路，所述数据输出电路还包括：
时钟选择器电路，所述时钟选择器电路被配置为使用所述相位信息选择包括在所述第一时钟中的多个时钟中的一个时钟，
其中，所述第一串行化电路使用所选择的时钟进行操作。
20.根据权利要求16所述的数据输出电路，所述数据输出电路还包括：
延迟电路，所述延迟电路被配置为使用所述第一时钟将所述多个第二数据延迟预定时间，并输出多个延迟后的第二数据，
其中，所述数据交换电路选择性地交换所述多个第一数据和所述多个延迟后的第二数据。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200082918A (ko) * 2018-12-31 2020-07-08 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 메모리 장치
US11699471B2 (en) * 2019-09-25 2023-07-11 Intel Corporation Synchronous dynamic random access memory (SDRAM) dual in-line memory module (DIMM) having increased per data pin bandwidth

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3609139B2 (ja) * 1995-02-21 2005-01-12 株式会社アドバンテスト 半導体試験装置内蔵のアドレス・マルチプレクス回路
JPH0916282A (ja) * 1995-07-04 1997-01-17 Toshiba Corp クロック制御方式
JPH0955667A (ja) 1995-08-10 1997-02-25 Mitsubishi Electric Corp マルチプレクサ，及びデマルチプレクサ
JPH1117636A (ja) 1997-06-20 1999-01-22 Nec Corp マルチプレクサ
JP2000076853A (ja) * 1998-06-17 2000-03-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JP4694067B2 (ja) * 2001-09-28 2011-06-01 富士通セミコンダクター株式会社 半導体記憶装置
JP2003218790A (ja) 2002-01-18 2003-07-31 Hitachi Ltd 光送信器および信号発生器
US7051227B2 (en) * 2002-09-30 2006-05-23 Intel Corporation Method and apparatus for reducing clock frequency during low workload periods
JP2004164769A (ja) 2002-11-14 2004-06-10 Renesas Technology Corp 半導体記憶装置
JP2007096903A (ja) 2005-09-29 2007-04-12 Rohm Co Ltd パラレルシリアル変換回路およびそれを用いた電子機器
US7551107B2 (en) 2006-12-05 2009-06-23 Electronics And Telecommunications Research Institute Multiplexer for controlling data output sequence and parallel-to-serial converter using the same
JP2010135965A (ja) * 2008-12-03 2010-06-17 Konica Minolta Business Technologies Inc 画像処理装置、画像処理方法およびプログラム
JP2011008844A (ja) * 2009-06-24 2011-01-13 Renesas Electronics Corp 半導体装置
JP2011109555A (ja) 2009-11-20 2011-06-02 Fujitsu Ltd パラレル−シリアル変換回路
JP2011180713A (ja) * 2010-02-26 2011-09-15 Elpida Memory Inc 半導体メモリモジュール
KR101068570B1 (ko) * 2010-03-08 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로

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