JP3609139B2 - 半導体試験装置内蔵のアドレス・マルチプレクス回路 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、被測定ダイナミックＲＡＭ（以下ＤＲＡＭと称する）のダイナミック・ファンクショナル試験でアドレス・マルチプレクス・モードを必要とする試験において、１つのアドレス入力ピンに対し、ロウ・アドレス（Ｒｏｗ Ａｄｄｒｅｓｓ）及びカラム・アドレス（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）の時分割を指定する半導体試験装置内蔵のアドレス・マルチプレクス回路の高速化に関する。
【０００２】
【従来の技術】
図３と図４は従来技術の一実施例によるアドレス・マルチプレクス回路のブロック図とアドレス・マルチプレクスのタイミング・チャートである。
図３と図４を説明する。
汎用ダイナミックＲＡＭのファンクショナル試験において、１つのアドレス入力ピンに対し、ロウ・アドレス及びカラム・アドレスを時分割で指定するアドレレス・マルチプレクス回路において、基本クロックに同期して、あらかじめプログラムしておいた論理データを発生するアルゴリズミック・パターン・ジェネレータ部（ＡＬＰＧ）１０からのパターンを、任意のテスタ・ピンに割りつける機能のプログラマブル・データ・セレクタ部（ＰＤＳ）２０は、アルゴリズミック・パターン・ジェネレータ部１０で発生したアドレス・データからドライバパタ−ン（ＰＡＴ）と期待値パターン（ＥＸＰ）を選択する。
選択したドライバパタ−ンをマルチプレクサ２３より波形整形回路（ＦＣ）４１へ、期待値パタ−ンをセレクタＣ２４より論理比較器（ＳＣ）５０にそれぞれ転送する。
【０００３】
このアドレス・マルチプレクスモード（ＭＵＸ Ｍ０ＤＥ）が設定されたときは１サイクル内にロウ・アドレスとカラム・アドレスの２つのアドレスを印加しなければならないので、
プログラマブル・データ・セレクタ部２０ではあらかじめ２種類のアドレスＸ、ＹをそれぞれのセレクタＡ２１、セレクタＢ２２で選択しておき、アルゴリズミック・パターン・ジェネレータ部１０からのセレクト信号によりマルチプレクサ（ＭＵＸ）２３が作動してロウ・アドレスをＸ、カラム・アドレスをＹとしてリアルタイムに切り換える。
アルゴリズミック・パターン・ジェネレータ部１０の１サイクル内でのパターンをきりかえる制御信号発生部（１０３）のスワップ・サイクルではロウ・アドレス用のクロックとカラム・アドレス用のクロックが必要となるので、タイミング・ジェネレータ３１、３２からは２つのクロックがオア・ゲート３３で論理和されて波形整形回路４１に入力される。
【０００４】
それはテスタの通常の周期である基本クロックが例えば１００ＭＨＺで有る場合、１アドレスに１０ｎｓで動作しているので、アドレス・マルチプレクスモードが設定されるとロウ・アドレスとカラム・アドレスの作動時間は１０ｎｓ＋１０＝２０ｎｓ必要であった。
プログラマブル・データ・セレクタ部２０と波形整形回路４１の間のデータ転送の周期はテスタの最大動作周波数を決定する要因の一つである。
データ転送を最大周波数で動作させたときの周期をＴとすると、アドレスマルチプレクスのサイクルの周期は２×Ｔとなる。
例えばテスタの最大動作周波数を１００ＭＨＺで動作させたときアドレスマルチプレクスのサイクルの周期は２×Ｔであるため、周期は１０ｎｓ×２＝２０ｎｓとなる。
それはテスタの最大動作周波数が１００ＭＨＺであってもアドレス・マルチプレクスを必要とする半導体試験装置では１／２の５０ＭＨＺの動作となる。
【０００５】
【発明が解決しようとする課題】
従来技術によるアドレス・マルチプレクスを必要とする半導体試験装置では例えばテスタの最大動作周波数が１００ＭＨＺそれは基準クロックＴ＝１０ｎｓであってもアドレス・マルチプレクスの周期は２×Ｔ必要であった。
それはＤＲＡＭの各メモリ・セルを指定（アドレッシング）するための周波数はテスタの最大動作周波数の１／２を意味するので５０ＭＨＺとなる。
アドレッシングするための周期をテスタの基準クロックＴで行える高速化に対応したアドレス・マルチプレクス回路が必要であるという課題があった。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明のテスタ内蔵のアドレス・マルチプレクス回路はプログラマブル・データセレクタのセレクタＡ、Ｂとマルチプレックスと波形整形回路とドライバパターンを出力するリセット・セット・フリップフロップの間の経路を高速に対応するため、アドレス・マルチプレクス時のロウ・アドレスとカラム・アドレスのデータ転送を並列に転送できる手段を設け、それはデータ・マルチプレクス時の前半のデータと後半のデータをそれぞれ独立した経路で並列に波形整形できる手段を設けた。パルスの幅や遅延時間を規定するタイミング・パルスを発生する複数のタイミング・ジェネレータを複数の波形整形器に直接に入力する手段を設けた。複数の波形整形器とドライバパターンを出力するリセット・セット・フリップフロップとの間に高速化に対応する手段を設けた。
本発明の第１の形態によれば、アルゴリズミック・パターン・ジェネレータ部（１００）とプログラマブル・データ・セレクタ部（２００）と波形整形回路（４１）とリセット・セット・フリップフロップ（４５０）と論理比較器（５００）を有する半導体試験装置内蔵のアドレス・マルチプレクス回路において、アドレス・データを発生するアドレス発生部（１０１）の信号がセレクタＡ（２１０）とセレクタＢ（２２０）に入力するよう接続して、デバイスに対する書き込みデータと比較データを発生するデータ発生部（１０２）の信号がセレクタＡ（２１０）とセレクタＢ（２２０）とセレクタＣ（２４０）に入力するよう接続して、１サイクル内でのパターンを切り換える制御信号発生部（１０３）のスワップ・サイクルの信号を入力するようアンド・ゲート（２６０）を設け、セレクタＡ（２１０）の信号を入力するよう波形整形回路（４１０）に接続して、セレクタＢ（２２０）の信号を入力するよう接続した波形整形回路（４２０）を設け、セレクタＣ（２４０）より期待値パターンを論理比較器（５００）に入力するよう接続して、波形整形回路（４１０）の２つの出力を入力するよう接続したオア・ゲート（４１１、４１２）を設け、波形整形回路（４２０）の２つの出力を入力するよう接続したアンド・ゲート（４２１、４２２）を設け、アンド・ゲート（２６０）の出力をアンド・ゲート（４２１、４２２）に入力するよう接続して、ドライバパターンとして出力するリセット・セット・フリップフロップ（４５０）にオア・ゲート（４１１、４１２）の出力を入力するよう接続して、以上の構成を具備していることを特徴とした半導体試験装置内蔵のアドレス・マルチプレクス回路を提供する。
【０００７】
【実施例】
図１は一実施例はアドレス・マルチプレクス回路のブロック図である。
図２は一実施例によるアドレス・マルチプレクスのタイミングチャートである。
図１と図２を説明する。
基本クロックに同期して、あらかじめプログラムしておいた論理データを発生するアルゴリズミック・パターン・ジェネレータ部１００のアドレス発生部１０１の信号がプログラマブル・データ・セレクタ部２００のセレクタＡ２１０とセレクタＢ２２０に入力するよう接続して、デバイスに対する書込みデータと比較データを発生するデータ発生部１０２の信号がセレクタＡ２１０とセレクタＢ２２０とセレクタＣ２４０に入力するよう接続して、１サイクル内でのパターンを切り換える制御信号発生部１０３のスワップ・サイクル（ＳＷＡＰ）信号がアンド・ゲート２６０に入力するよう接続した。
セレクタＡ２１０とセレクタＢ２２０の信号を波形整形回路部４００の波形整形回路４１０、４２０に入力するよう接続して、セレクタＣ２４０より期待値パターンを論理比較器５００に入力するよう接続した。
波形整形回路４１０の２つの出力はオア・ゲート４１１と４１２に入力するよう接続され、波形整形回路４２０の２つの出力はアンドゲート４２１、４２２に入力するよう接続され、アンドゲート４２１、４２２の出力はオア・ゲート４１１と４１２に入力するよう接続され、オア・ゲート４１１と４１２の出力はリセット・セット・フリップフロップ４５０に入力するよう接続され、その出力はドライバパターンとして出力する。
【０００８】
セレクタＡ２１０の出力パターンＡ（ＰＡＴＡ）とタイミング・ジェネレータ部３００のタイミング・ジェネレータ３１０のクロック１（ＣＬＫ１）を波形整形回路４１０に入力して、リセット・セット・フリップフロップ４５０の出力としてロウ・アドレスのドライバパターンを発生し、セレクタＢ２２０の出力パターンＢ（ＰＡＴＢ）とタイミング・ジェネレータ３２０のクロック２（ＣＬＫ２）を波形整形回路４２０に入力して、リセット・セット・フリップフロップ４５０の出力としてカラム・アドレスのドライバパターンを発生する。
アドレス・マルチプレクスの周期はＴとすることができた。
【０００９】
【発明の効果】
本発明は、以上の説明の通り構成されているので、以下に掲載されるような効果を奏する。
アドレスマルチプレクスのときのロウ・アドレスとカラム・アドレスやデータマルチプレクスのときの前半のデータと後半のデータをそれぞれ独立した経路で転送することが出来るようになった。
テスタの最大動作周波数で作動するときの周期をＴとすれば、アドレス・マルチプレクス回路の周期もＴとすることができた。
【図面の簡単な説明】
【図１】本発明の、一実施例によるアドレス・マルチプレクス回路のブロック図である。
【図２】本発明の、一実施例によるアドレス・マルチプレクス回路のタイミングチャートである。
【図３】従来技術の、一実施例によるアドレス・マルチプレクス回路のブロック図である。
【図４】従来技術の、一実施例によるアドレス・マルチプレクス回路のタイミングチャートである。
【符号の説明】
１０、１００ アルゴリズミック・パターン・ジェネレータ部（ＡＬＰＧ）
１０１ アドレス発生部
１０２ データ発生部
１０３ 制御信号発生部（ＳＷＡＰ）
２０、２００ プログラマブル・データ・セレクタ部（ＰＤＳ）
２１、２１０ セレクタＡ
２２、２２０ セレクタＢ
２３ マルチプレクサ（ＭＵＸ）
２４、２４０ セレクタＣ
２６、２７、２６０、４２１、４２２ アンド・ゲート
３０、３００ タイミング・ジェネレータ部（ＴＧ）
３１、３２、３１０、３２０タイミング・ジェネレータ
４０、４００ 波形整形回路部（ＦＣ）
４１、４１０、４２０ 波形整形回路
３３、４１１、４１２ オア・ゲート
４５、４５０ リセット・セット・フリップフロップ
５０、５００ 論理比較器

Claims (4)

1. アルゴリズミック・パターン・ジェネレータ部（１００）とプログラマブル・データ・セレクタ部（２００）とタイミング・ジェネレータ部（３００）と第１の波形整形回路（４１０）と第２の波形整形回路（４２０）とリセット・セット・フリップフロップ（４５０）と論理比較器（５００）とを備え、デバイスの１つのアドレス入力ピンに対し、ロウ・アドレス及びカラム・アドレスを時分割で指定する半導体試験装置内蔵のアドレス・マルチプレクス回路であって、
   前記アルゴリズミック・パターン・ジェネレータ部（１００）は、
   アドレス・データを発生するアドレス発生部（１０１）と、
   デバイスに対する書き込みデータと比較データを発生するデータ発生部（１０２）と、
   １サイクル内でのパターンを切り換えるスワップ・サイクルの信号を発生する制御信号発生部（１０３）と
   を有し、
   前記プログラマブル・データ・セレクタ部（２００）は、
   前記アドレス発生部（１０１）の信号及び前記データ発生部（１０２）の信号を入力するよう接続されたセレクタＡ（２１０）及びセレクタＢ（２２０）と、
   前記データ発生部（１０２）の信号を入力するよう接続され、期待値パターンを論理比較器（５００）に入力するよう接続されたセレクタＣ（２４０）と、
   前記スワップ・サイクルの信号及びアドレス・マルチプレクスモードを示す信号を入力し前記アドレス・マルチプレクスモードが設定されたときは前記スワップ・サイクルの信号を出力する第１のアンド・ゲート（２６０）と
   を有し、
   前記タイミング・ジェネレータ部（３００）は、
   前記ロウ・アドレス用のクロックを出力する第１のタイミング・ジェネレータ（３１０）と、
   前記カラム・アドレス用のクロックを出力する第２のタイミング・ジェネレータ（３２０）と
   を有し、
   前記第１の波形整形回路（４１０）は、セレクタＡ（２１０）の信号及び前記第１のタイミング・ジェネレータ（３１０）のクロックを入力するよう接続され、前記リセット・セット・フリップフロップに前記ロウ・アドレスを出力させるセット信号及びリセット信号を出力し、
   前記第２の波形整形回路（４２０）は、セレクタＢ（２２０）の信号及び前記第２のタイミング・ジェネレータ（３２０）のクロックを入力するよう接続され、前記リセット・セット・フリップフロップに前記カラム・アドレスを出力させるセット信号及びリセット信号を出力し、
   第２の波形整形回路（４２０）の前記セット信号及び前記第１のアンド・ゲート（２６０）の出力を入力するように接続された第２のアンド・ゲート（４２１）と、
   第２の波形整形回路（４２０）の前記リセット信号及び前記第１のアンド・ゲート（２６０）の出力を入力するように接続された第３のアンド・ゲート（４２２）と、
   前記第１の波形整形回路（４１０）及び前記第２のアンド・ゲート（４２１）の出力を入力するよう接続した第１のオア・ゲート（４１１）と、
   前記第１の波形整形回路（４１０）及び前記第３のアンド・ゲート（４２２）の出力を入力するよう接続した第２のオア・ゲート（４１２）と
   を備え、
   ドライバ・パターンを出力する前記リセット・セット・フリップフロップ（４５０）は、第１のオア・ゲート（４１１）の出力及び第２のオア・ゲート（４１２）の出力をセット入力及びリセット入力として接続する
   アドレス・マルチプレクス回路。
2. デバイスの１つのアドレス入力ピンに対し、ロウ・アドレス及びカラム・アドレスを時分割で指定する、半導体試験装置に内蔵されるアドレス・マルチプレクス回路であって、
   アドレス・データを発生するアドレス発生部と、
   前記アドレス発生部の信号を入力して、ロウ・アドレスを選択する第１のセレクタと、
   前記アドレス発生部の信号を入力して、カラム・アドレスを選択する第２のセレクタと、
   前記ロウ・アドレス用のクロックを出力する第１のタイミング・ジェネレータと、
   前記カラム・アドレス用のクロックを出力する第２のタイミング・ジェネレータと、
   ドライバ・パターンを出力するリセット・セット・フリップフロップと、
   前記第１のセレクタの信号及び前記ロウ・アドレス用のクロックを入力して、前記リセット・セット・フリップフロップに前記ロウ・アドレスを出力させるセット信号及びリセット信号を出力する第１の波形整形回路と、
   前記第２のセレクタの信号及び前記カラム・アドレス用のクロックを入力して、前記リセット・セット・フリップフロップに前記カラム・アドレスを出力させるセット信号及びリセット信号を出力する第２の波形整形回路と、
   １サイクル内でのパターンを切り換えることを示すスワップ・サイクル信号及び前記第２の波形整形回路が出力する前記セット信号のアンドを出力する第１のアンド・ゲートと、
   前記スワップ・サイクル信号と前記第２の波形整形回路が出力する前記リセット信号のアンドを出力する第２のアンド・ゲートと、
   前記第１の波形整形回路が出力する前記セット信号及び前記第１のアンド・ゲートの出力のオアを出力する第１のオア・ゲートと、
   前記第１の波形整形回路が出力する前記リセット信号及び前記第２のアンド・ゲートの出力のオアを出力する第２のオア・ゲートと
   を備え、
   前記リセット・セット・フリップフロップは、前記第１のオア・ゲートの出力及び前記第２のオア・ゲートの出力を入力し、基本クロックの１サイクルの前半において前記ロウ・アドレスを出力する前記ドライバ・パターンを発生し、前記基本クロックの１サイクルの後半において前記カラム・アドレスを出力する前記ドライバ・パターンを発生する
   アドレス・マルチプレクス回路。
3. １サイクル内でのパターンを切り換えることを示す前記スワップ・サイクル信号を発生する制御信号発生部を更に備え、
   前記第１のアンド・ゲートは、アドレス・マルチプレクスモードが設定されたときに、前記スワップ・サイクル信号及び前記第２の波形整形回路が出力する前記セット信号のアンドを出力し、
   前記第２のアンド・ゲートは、前記アドレス・マルチプレクスモードが設定されたときに、前記スワップ・サイクル信号及び前記第２の波形整形回路が出力する前記リセット信号のアンドを出力する
   請求項２記載のアドレス・マルチプレクス回路。
4. 前記アドレス発生部は、前記基本クロックに同期して、あらかじめプログラムしておいたアドレス・データを発生する請求項２記載のアドレス・マルチプレクス回路。

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