JP4922480B2 - 半導体デバイス試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は例えばロジック回路或いはメモリなどを集積化した半導体デバイスを試験する半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
図２に従来の半導体デバイス試験装置の概略の構成を示す。図２に示す半導体デバイス試験装置はパターン発生器ＰＧと、プログラマブル・データ・セレクタＰＤＳと、データ・バッファ・メモリＤＢＭと、被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに対応して設けられた波形整形器ＴＧＦＣ１，ＴＧＦＣ２，ＴＧＦＣ３…ＴＧＦＣｎと、各波形整形器ＴＧＦＣ１〜ＴＧＦＣｎに対応して設けられ、ドライバＤＲ及びコンパレータＣＰとを搭載したピンカードＰＣＡ１，ＰＣＡ２，ＰＣＡ３…ＰＣＡｎと、論理比較器ＳＣと、不良解析メモリＦＭとによって構成される。
【０００３】
パターン発生器ＰＧは被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎに印加するためのアドレス・パターンＡＤＤと、データ・パターンＤＡＴと、コントロール・パターンＣＯＮと、コンパレータ・イネーブルＣＰＥを生成し、これらをプログラマブル・データ・セレクタＰＤＳに入力する。
プログラマブル・データ・セレクタＰＤＳは受け取った各パターンを必要なピンの波形整形器ＴＧＦＣ１〜ＴＧＦＣｎに分配する。
これと同時にプログラマブル・データ・セレクタＰＤＳは期待値ＥＸＰと、コンパレータ・イネーブル信号ＣＰＥを生成し、これら期待値ＥＸＰとコンパレータ・イネーブル信号ＣＰＥを論理比較器ＳＣに分配する。
【０００４】
プログラマブル・データ・セレクタＰＤＳはパターン発生器ＰＧからのパターンだけでなく、データ・バッファ・メモリＤＢＭからのランダム・パターンＰＰＡＴ、ランダムドライバ制御信号ＰＤＲＥ、ランダム・コンパレータ、イネーブル信号ＰＣＰＥを受け取って、これらをリアルタイムに選択して各部に分配することができる。
波形整形器ＴＧＦＣ１〜ＴＧＦＣｎにはタイミング発生器ＴＧが設けられ、このタイミング発生器ＴＧで試験パターンの立上りと立下りのタイミングが規定されて試験パターンの波形が生成される。つまり、タイミング発生器ＴＧはセット信号ＳＥＴと、リセット信号ＲＥＳＥＴを発生し、このセット信号ＳＥＴによりフリップフロップＦＦをセットし、試験パターンの立上りを規定する。試験パターンの立上りのタイミングから所定の時間が経過した時点でリセット信号ＲＥＳＥＴを発生し、フリップフロップＦＦをリセットさせる。これにより試験パターンは立下げられる。このようにして、テスト周期毎に各ピンに与えられる試験パターンの立上りと立下りのタイミングが規定され、この立上りのタイミングと立下りのタイミングを意図したタイミングに設定して試験を実行する。
【０００５】
ドライバＤＲは波形整形器ＴＧＦＣ１〜ＴＧＦＣｎが生成した試験パターンを所定の振幅値に規定して被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに印加する。
従って、ここではプログラマブル・データ・セレクタＰＤＳと各波形整形器ＴＧＦＣ１，ＴＧＦＣ２，ＴＧＦＣ３…ＴＧＦＣｎとドライバＤＲを含めて試験パターン供給経路ＣＨ１，ＣＨ２，ＣＨ３…ＣＨｎと呼ぶことにする。この試験パターン供給経路ＣＨ１，ＣＨ２，ＣＨ３…ＣＨｎは被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに対応して設けられる。
【０００６】
被試験半導体デバイスＤＵＴ１〜ＤＵＴｎから出力される応答出力信号はコンパレータＣＰに入力し、正規のＨ論理とＬ論理の電圧を具備しているか否かを比較し、その比較結果を論理比較器ＳＣに入力する。論理比較器ＳＣではタイミング発生器ＴＧが出力するストローブパルスＳＴＲＢのタイミングで期待値ＥＸＰと被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各応答出力信号を比較する。論理比較器ＳＣから出力されるフェイル情報ＦＡＩＬは不良解析メモリＦＭに格納される。
【０００７】
【発明が解決しようとする課題】
近年の高速化した半導体デバイスでは各半導体デバイスの持つタイミング精度が重要となる。新種の半導体デバイスでは予め測定して得られた最適なタイミング・パラメータを半導体デバイスに送り込むことにより、最適なタイミングで動作させることができる品種が開発されつつある。このような半導体デバイスを試験するには予め、各半導体デバイスの最適条件を測定して求め、その最適条件に設定するためのパラメータを各被試験半導体デバイスに送り込んで各被試験半導体デバイスが最適状態で動作できる環境に設定し、この状態で動作試験を行うことになる。
【０００８】
図３は被試験半導体デバイスＤＵＴ１のタイミング・パラメータａとｂを変化させた場合にこの被試験半導体デバイスＤＵＴ１が正しく動作するタイミング領域を測定した例を示す。図中斜線を施した領域が正しく動作するタイミング領域を示す。この測定結果から被試験半導体デバイスＤＵＴ１の最適なタイミング・パラメータを選ぶには対となるタイミング・パラメータが最大の幅を持つようにａ１及びｂ１を選べばよいことが解る。このようにして各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＴＵ３…ＤＵＴｎの各最適なタイミング・パラメータを測定した結果が（ａ１、ｂ１）、（ａ２、ｂ２）、（ａ３、ｂ３）…（ａｎ、ｂｎ）であるものとすると、これらの各タイミング・パラメータ（ａ１、ｂ１）、（ａ２、ｂ２）、（ａ３、ｂ３）…（ａｎ、ｂｎ）はそれぞれが異なる値を採るであろう。
【０００９】
各被試験半導体デバイスＤＵＴ１、ＤＵＴ２、ＤＴＵ３…ＤＵＴｎの最適なタイミング・パラメータが互いに異なる値を持ち、このタイミング・パラメータを各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＴＵ３…ＤＵＴｎに送り込み、各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＴＵ３…ＤＵＴｎに設定するためには、これらの各タイミング・パラメータ（ａ１、ｂ１）、（ａ２、ｂ２）、（ａ３、ｂ３）…（ａｎ、ｂｎ）をそれぞれデータ・バッファメモリＤＢＭに記憶させておき、先ず被試験半導体デバイスＤＵＴ１に対してこれの最適タイミング・パラメータ（ａ１、ｂ１）をデータ・バッファ・メモリＤＢＭから送り込む。このとき他の被試験半導体デバイスＤＵＴ２，ＤＴＵ３…ＤＵＴｎはマスクし、タイミング・パラメータの取り込みを阻止させる。次に被試験半導体デバイスＤＵＴ２に対してこれの最適タイミング・パラメータ（ａ２、ｂ２）をデータ・バッファ・メモリＤＢＭから送り込む。このとき他の被試験半導体デバイスに対してはタイミング・パラメータの取り込みを阻止させる。
【００１０】
このようにして全ての被試験半導体デバイスＤＵＴ１、ＤＵＴ２、ＤＵＴ３…ＤＵＴｎに対して最適なタイミング・パラメータを送り込み各被試験半導体デバイスＤＵＴ１、ＤＵＴ２、ＤＵＴ３…ＤＵＴｎが最適なタイミングで動作が可能な状態に設定した状態で試験を開始することになる。
同時に試験する被試験半導体デバイスＤＵＴ１、ＤＵＴ２、ＤＵＴ３…ＤＵＴｎの個数が少ない場合はデータ・バッファ・メモリＤＢＭから各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎへの最適タイミング・パラメータの転送時間はそれほど問題にならないが、同時に試験する被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎの個数が多くなるに従って、このタイミング・パラメータの転送時間が試験に要する時間の大半を占めることになる。この転送に要する時間は無駄な時間となる。
【００１１】
この発明の目的は上述したように、同時に試験する被試験半導体デバイスに対して各個に異なるパラメータを送り込む動作が要求される場合に、一度に全ての被試験半導体デバイスに、互いに異なる値のパラメータを送り込むことができる機能を備えた半導体デバイス試験装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
この発明の請求項１では、複数の被試験半導体デバイスの各ピンに対して、それぞれのピンに対応して設けられた試験パターン供給経路を通じて試験パターンを印加すると共に、被試験半導体デバイスの応答出力信号を期待値と比較し、被試験半導体デバイスの良否を判定する半導体デバイス試験装置において、
試験パターン供給経路のそれぞれに切替手段を設け、この切替手段により試験パターンを被試験半導体デバイスに送り込む状態と、各被試験半導体デバイスに各被試験半導体デバイス毎に独自に設定すべきパラメータを送り込む状態とに切替制御できる構成とした半導体デバイス試験装置を提案する。
【００１３】
この発明の請求項２では、請求項１記載の半導体デバイス試験装置において、被試験半導体デバイス毎に独自に設定すべきパラメータを記憶した記憶手段を設け、切替手段はこの記憶手段に記憶したパラメータと、試験パターン供給経路を通じて供給される試験パターンの何れか一方を選択して被試験半導体デバイスに送り込む構成とした半導体デバイス試験装置を提案する。この発明の請求項３では、請求項１又は２記載の半導体デバイス試験装置の何れかにおいて、被試験半導体デバイスのそれぞれに対して共通に設定すべきパラメータは試験パターン供給経路を通じて被試験半導体デバイスに送り込む構成とした半導体デバイス試験装置を提案する。
なお、この発明の請求項４〜７の構成は以下のとおりである。また、本発明の他の態様については、請求項４の発明を提案する。
請求項４；
複数の被試験半導体デバイスを試験する半導体デバイス試験装置であって、
被試験半導体デバイスに印加するための試験パターンを生成するパターン発生器と、
上記パターン発生器から受け取った上記試験パターンを分配するプログラマブル・データ・セレクタと、
被試験半導体デバイスの各ピンに対応してそれぞれ設けられ、上記プログラマブル・データ・セレクタから分配された上記試験パターンの波形を生成する波形整形器と、
上記試験パターンの波形を被試験半導体デバイスに送り込む状態と、各被試験半導体デバイスに各被試験半導体デバイス毎に独自に設定すべきパラメータを送り込む状態とを切替制御する切替手段とを備える半導体デバイス試験装置。
請求項５；
上記切替手段は、上記パターン発生器から出力された制御信号によって状態の切り替えをする請求項４に記載の半導体デバイス試験装置。
請求項６；
試験パターンの立上りと立下りのタイミングを規定するタイミング発生器と、上記被試験半導体デバイス毎に独自に設定すべきパラメータを記憶した記憶手段と、
上記記憶手段と上記切替手段との間に設けられたラッチ回路とを備え、
上記ラッチ回路は、上記タイミング発生器が出力するセット側の出力信号により、記憶手段から上記パラメータを取り込んで切替手段に印加する請求項１から５のいずれかに記載の半導体デバイス試験装置。
請求項７；
被試験半導体デバイス毎に独自に設定すべきパラメータが、上記被試験半導体デバイスを最適なタイミングで動作させるタイミング・パラメータである請求項１から６のいずれかに記載の半導体デバイス試験装置。
【００１４】
【作用】
この発明による半導体デバイス試験装置によれば、被試験半導体デバイスの各個に対して独自に設定すべきパラメータは、各試験パターン信号供給経路毎に設けた切替手段により、一度に選択されて被試験半導体デバイスに転送することができる。この結果、各被試験半導体デバイス毎に独自に設定すべきパラメータを短時間に各被試験半導体デバイスに設定することができ、試験を短時間に済ませることができる利点が得られる。
【００１５】
【発明の実施の形態】
図１にこの発明による半導体デバイス試験装置の一実施例を示す。図２と対応する部分には同一符号を付して示す。この発明ではプログラマブル・データ・セレクタＰＤＳと、各波形整形器ＴＧＦＣ１，ＴＧＦＣ２，ＴＧＦＣ３…ＴＧＦＣｎと、ピンカードＰＣＡ１，ＰＣＡ２，ＰＣＡ３…ＰＣＡｎに搭載したドライバＤＲとによって構成される試験パターン供給経路ＣＨ１，ＣＨ２，ＣＨ３…ＣＨｎのそれぞれに切替手段ＭＵＸを設け、この切替手段ＭＵＸにより被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎのそれぞれに試験パターンを送り込む状態と、独自に設定すべきパラメータを送り込む状態に切替制御することができる構成とした点を特徴とするものである。
【００１６】
切替手段ＭＵＸは例えばマルチプレクサと呼ばれている切替回路を用いることができる。この切替手段ＭＵＸはパターン発生器ＰＧからの制御信号によって入力端子Ａを出力端子Ｃに接続する状態と、入力端子Ｂを出力端子Ｃに接続する状態に切り替ることができる。
切替手段ＭＵＸの入力端子Ａには記憶器ＭＥを接続し、この記憶器ＭＥから各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎに独自に設定すべきパラメータを印加する。入力端子Ｂには各波形整形器ＴＧＦＣ１，ＴＧＦＣ２，ＴＧＦＣ３…ＴＧＦＣｎから出力される試験パターンを印加する。
【００１７】
尚、図１に示す例では記憶手段ＭＥと切替手段ＭＵＸとの間にラッチ回路ＬＨを設け、このラッチ回路ＬＨを構成するフリップフロップのクロック入力端子ＣＫにタイミング発生器ＴＧのセット側の出力信号ＳＥＴを入力し、このセット側の出力信号ＳＥＴにより記憶手段ＭＥからパラメータを取り込んで切替手段ＭＵＸに印加する構成とした場合を示す。
従って、切替手段ＭＵＸを入力端子Ａ側に切り替ることより記憶手段ＭＥに記憶した各被試験デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎのそれぞれに設定すべき、例えば最適動作を補正するタイミング・パラメータを（ａ１、ｂ１）、（ａ２、ｂ２）、（ａ３、ｂ３）…（ａｎ、ｂｎ）を被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎに送り込む状態に切り替えることができる。また切替手段ＭＵＸを入力端子Ｂ側に切り替ることにより、被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎにはパターン発生器ＰＧから出力される試験パターンを印加する状態に切り替ることができ、この状態で被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの試験を行うことができる。
【００１８】
尚、被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎのそれぞれに共通した内容のパラメータ、例えば共通の試験条件を設定する場合には、従来行われている条件設定と同様に共通した内容のパラメータを例えば、データ・バッファ・メモリＤＢＭに記憶させておき、試験開始前の所定のタイミングでプログラマブル・データ・セレクタＰＤＳを切替制御し、各被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎに共通のパラメータを送り込むことにより試験条件を設定すればよい。
【００１９】
【発明の効果】
以上説明したように、この発明によれば試験パターン供給経路ＣＨ１，ＣＨ２，ＣＨ３…ＣＨｎのそれぞれに切替手段ＭＵＸを設けた点と、記憶手段ＭＥを設けた点の簡単な構成の付加により、複数の被試験半導体デバイスの各個に独自に設定すべきパラメータを一度に転送して被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎに設定することができる。
この結果、被試験半導体デバイスＤＵＴ１，ＤＵＴ２，ＤＵＴ３…ＤＵＴｎの各個に互いに内容が異なるパラメータを送り込む動作をほぼ瞬時に完了させることができ、試験に要する時間を大幅に短縮することができる利点が得られる。
【図面の簡単な説明】
【図１】この発明による半導体デバイス試験装置の一実施例を説明するためのブロック図。
【図２】従来の技術を説明するためのブロック図。
【図３】この発明で解決しようとする課題を説明するためのグラフ。
【符号の説明】
ＰＧ パターン発生器
ＤＢＭ データ・バッファ・メモリ
ＰＤＳ プログラマブル・データ・セレクタ
ＴＧＦＣ１〜ＴＧＦＣｎ 波形整形器
ＰＣＡ１〜ＰＣＡｎ ピンカード
ＣＨ１〜ＣＨｎ 試験パターン供給経路
ＳＣ 論理比較器
ＦＭ 不良解析メモリ
ＤＵＴ１〜ＤＵＴｎ 被試験半導体デバイス
ＭＵＸ 切替手段
ＭＥ 記憶手段

Claims (7)

1. 複数の被試験半導体デバイスの各ピンに対して、それぞれのピンに対応して設けられた試験パターン供給経路を通じて試験パターンを印加すると共に、被試験半導体デバイスの応答出力信号を期待値と比較し、被試験半導体デバイスの良否を判定する半導体デバイス試験装置において、上記試験パターン供給経路のそれぞれに切替手段を設け、この切替手段により上記試験パターンを被試験半導体デバイスに送り込む状態と、各被試験半導体デバイスに各被試験半導体デバイス毎に独自に設定すべきパラメータを送り込む状態とに切替制御できる構成としたことを特徴とする半導体デバイス試験装置。
2. 請求項１記載の半導体デバイス試験装置において、上記被試験半導体デバイス毎に独自に設定すべきパラメータを記憶した記憶手段を設け、上記切替手段はこの記憶手段に記憶したパラメータと、試験パターン供給経路を通じて供給される試験パターンの何れか一方を選択して被試験半導体デバイスに送り込む構成としたことを特徴とする半導体デバイス試験装置。
3. 請求項１又は２記載の半導体デバイス試験装置の何れかにおいて、上記被試験半導体デバイスのそれぞれに対して共通に設定すべきパラメータは上記試験パターン供給経路を通じて被試験半導体デバイスに送り込む構成としたことを特徴とする半導体デバイス試験装置。
4. 複数の被試験半導体デバイスを試験する半導体デバイス試験装置であって、
   被試験半導体デバイスに印加するための試験パターンを生成するパターン発生器と、
   上記パターン発生器から受け取った上記試験パターンを分配するプログラマブル・データ・セレクタと、
   被試験半導体デバイスの各ピンに対応してそれぞれ設けられ、上記プログラマブル・データ・セレクタから分配された上記試験パターンの波形を生成する波形整形器と、
   上記試験パターンの波形を被試験半導体デバイスに送り込む状態と、各被試験半導体デバイスに各被試験半導体デバイス毎に独自に設定すべきパラメータを送り込む状態とを切替制御する切替手段と
   を備える半導体デバイス試験装置。
5. 上記切替手段は、上記パターン発生器から出力された制御信号によって状態の切り替えをする
   請求項４に記載の半導体デバイス試験装置。
6. 試験パターンの立上りと立下りのタイミングを規定するタイミング発生器と、
   上記被試験半導体デバイス毎に独自に設定すべきパラメータを記憶した記憶手段と、
   上記記憶手段と上記切替手段との間に設けられたラッチ回路とを備え、
   上記ラッチ回路は、前記タイミング発生器が出力するセット側の出力信号により、記憶手段から上記パラメータを取り込んで切替手段に印加する
   請求項１から５のいずれか１項に記載の半導体デバイス試験装置。
7. 上記被試験半導体デバイス毎に独自に設定すべきパラメータが、上記被試験半導体デバイスを最適なタイミングで動作させるタイミング・パラメータである
   請求項１から６のいずれかに１項に記載の半導体デバイス試験装置。

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