JP2002083499A - データ書込装置、データ書込方法、試験装置、及び試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 短時間に複数の電気部品にデータを書き込
む。 【解決手段】 複数のＤＵＴ１〜ＤＵＴ３２に共通して
書き込むべき共通データを発生するパターン発生部１１
０と、ＤＵＴ１〜ＤＵＴ３２のそれぞれに書き込むべき
個別データをそれぞれ発生する複数のメモリ１３０と、
共通データをＤＵＴ１〜ＤＵＴ３２のそれぞれに供給す
る、又はそれぞれの個別データをＤＵＴ１〜ＤＵＴ３２
のそれぞれに供給する複数のマルチプレクサ１２２とを
有するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイス等
の電気部品にデータを書き込むデータ書込装置、データ
書込方法、試験装置、及び試験方法に関し、特に、複数
の電気部品にデータを書き込むデータ書込装置、データ
書込方法、試験装置、及び試験方法に関する。

【０００２】

【従来の技術】従来、メモリ、ＣＰＵ等の半導体デバイ
スを試験する試験装置が知られており、この試験装置に
おいては、同一の半導体デバイスを多数個同時に試験す
る多数個同時測定機能を有した試験装置が知られてい
る。多数個同時測定機能を有した試験装置では、試験対
象の複数の半導体デバイスの同一のピンに対して同一の
データを入力することにより、電気的な試験を行ってい
る。

【０００３】

【発明が解決しようとする課題】ところで、近年、フラ
ッシュメモリ、フラッシュメモリを内部に有するＬＳＩ
(large‐scale integrated circuit)、ＣＰＵ（central
processing unit）等の半導体デバイスにおいては、各
半導体デバイス毎に独自の識別情報（ＩＤ情報）等を持
たせて、各半導体デバイスを識別するために用いられる
ようになってきている。このため、同一の半導体デバイ
スであっても、各半導体デバイス毎に異なった情報を書
き込む必要が生じる。

【０００４】近年、レーザ装置を用いたメモリセルの救
済に代わって、電気的ヒューズ構造を有し、当該電気的
ヒューズ構造を用いてメモリセルの救済を行う半導体デ
バイスが実用化されている。また、半導体デバイスの内
部に、位相同期回路を有し、電圧に応じて発信周波数を
変えることができる発信器において、当該発信周波数
を、電気的ヒューズ構造を用いて、調整することができ
る高速メモリデバイスが実用化されている。

【０００５】ここで、従来の試験装置を用いて各半導体
デバイス毎に異なった情報を書き込むことを考慮する。
従来の試験装置においては、複数のＤＵＴに書き込むデ
ータを記憶させておけば、これらデータを出力するよう
にすることは可能である。しかしながら、複数のＤＵＴ
がデバイス接触部に接触されている場合には、複数のＤ
ＵＴに同一のデータが書き込まれてしまう。そこで、Ｄ
ＵＴ毎にデータを書き込む際には、例えば、デバイス接
触部にデータを書き込むＤＵＴのみを接触させておかな
ければならないという問題が生じる。また、各ＤＵＴに
対する書込処理をシリアルに行わなければならず、デー
タを書き込む際に長時間を要するという問題が生じる。

【０００６】そこで本発明は、短時間に複数の電気部品
にデータを書き込むことのできるデータ書込装置、デー
タ書込方法、試験装置、及び試験方法を提供することを
目的とする。この目的は特許請求の範囲における独立項
に記載の特徴の組み合わせにより達成される。また従属
項は本発明のさらなる有利な具体例を規定する。

【０００７】

【課題を解決するための手段】即ち、本発明の第１の形
態によると、複数の電気部品にデータを書き込むデータ
書込装置であって、複数の電気部品に共通して供給すべ
き共通データを発生するパターン発生部と、複数の電気
部品のそれぞれに供給すべき個別データを発生する個別
データ発生部と、共通データ又は個別データのいずれか
を選択する複数の第１選択部と、複数の選択部が選択し
た共通データ又は個別データを複数の電気部品のそれぞ
れに供給する複数の第１供給部とを備える。

【０００８】パターン発生部は、複数の電気部品にデー
タを書き込ませる制御をする書込制御信号をさらに発生
し、当該書込制御信号を電気部品に供給してもよい。

【０００９】共通データ又は個別データのいずれを電気
部品に書き込むかを制御する選択制御信号を複数の選択
部に出力する選択制御部をさらに備え、複数の選択部の
ぞれぞれは、選択制御信号に基づいて、共通データ又は
個別データのいずれかを選択してもよい。

【００１０】複数の選択部のそれぞれが選択した共通デ
ータ又は個別データを遅延させるタイミングを発生する
タイミング発生部と、タイミング発生部が発生したタイ
ミングに基づいて、複数の選択部のそれぞれが選択した
共通データ又は個別データをそれぞれ遅延させる複数の
波形整形部とをさらに備えてもよい。

【００１１】タイミング発生部は、第１の周期を有する
第１タイミング信号を発生する第１基準遅延発生部と、
第２の周期を有する第２タイミング信号を発生する第２
基準遅延発生部とを有し、波形整形部は、第１タイミン
グ信号及び／又は第２タイミング信号に基づいて、共通
データ又は個別データを遅延させてもよい。

【００１２】波形整形部は、第１タイミング信号に基づ
いて、共通データ又は個別データの立ち上がりのタイミ
ングを遅延させ、第２タイミング信号に基づいて、共通
データ又は個別データの立ち下がりのタイミングを遅延
させてもよい。

【００１３】波形整形部は、共通データ又は個別データ
を、第１の周期及び第２の周期より短い時間遅延させる
微小遅延制御部をさらに有してもよい。

【００１４】微小遅延制御部は、複数の波形整形部のそ
れぞれが出力する信号のスキューを補正する補正値を格
納する補正メモリを含み、補正メモリに格納された補正
値に基づいて、共通データ又は個別データを遅延させて
もよい。

【００１５】個別データ発生部は、複数の電気部品のそ
れぞれに供給すべき複数の個別データ、及び複数の電気
部品において複数の個別データのそれぞれを書き込むべ
きアドレスを示す複数のアドレス信号を発生し、複数の
第１供給部のそれぞれは、複数の電気部品のそれぞれ
に、複数の個別データのそれぞれを供給し、複数の電気
部品のそれぞれに、複数のアドレス信号のそれぞれを供
給する複数の第２供給部をさらに備えてもよい。

【００１６】第１選択部及び第１供給部を含む第１電気
部品毎処理部と、第２供給部を含む第２電気部品毎処理
部とをさらに備え、第２供給部は、第１電気部品毎処理
部を介して個別データ発生部から受け取ったアドレス信
号を電気部品に供給してもよい。

【００１７】電気部品は、アドレスと対応づけられたメ
モリセルを有するメモリであり、不良のメモリセルを検
出する検出部をさらに備え、個別データ発生部は、検出
部が検出した不良のメモリセルのアドレス情報、及びア
ドレス情報を書き込むべきメモリセルのアドレスを示す
アドレス信号を発生し、第１供給部は、アドレス情報を
メモリに供給し、第２供給部は、アドレス信号をメモリ
に供給してもよい。

【００１８】電気部品は、アドレスと対応づけられたメ
モリセルを有するメモリであり、個別データ発生部は、
不良のメモリセルを検出する検出部が検出した不良のメ
モリセルのアドレス情報を発生し、電気部品の動作モー
ドを、メモリセルの救済を行うリペアモードに設定する
モード設定情報を発生するモード設定情報発生部と、第
１選択部及び第１供給部を含む第１電気部品毎処理部
と、第１電気部品毎処理部を介して個別データ発生部及
びモード設定情報発生部のそれぞれから受け取ったアド
レス情報及びモード設定情報のそれぞれを電気部品に供
給する第２供給部とをさらに備えてもよい。

【００１９】本発明の第２の形態によると、複数の電気
部品にデータを書き込むデータ書込方法であって、複数
の電気部品に共通して供給すべき共通データを発生する
パターン発生段階と、複数の電気部品のそれぞれに供給
すべき個別データを発生する個別データ発生段階と、共
通データ又は個別データのいずれかを選択する複数の第
１選択段階と、複数の選択段階において選択された共通
データ又は個別データを複数の電気部品のそれぞれに供
給する複数の第１供給段階とを備える。

【００２０】本発明の第３の形態によると、複数の電気
部品を同時に試験する試験装置であって、複数の電気部
品に共通して書き込む共通データと、電気部品から出力
されると期待される期待値データとを発生するパターン
発生部と、共通データを複数の電気部品に供給するとと
もに、複数の電気部品から出力される出力データを受け
取る接触部と、接触部が複数の電気部品のそれぞれから
受け取った出力データと期待値データとをそれぞれ比較
する複数の比較部と、複数の比較部のそれぞれによる比
較結果に基づいた情報を、複数の電気部品のそれぞれに
ほぼ同時に供給する複数の比較結果供給部とを有する。

【００２１】比較部による比較結果を電気部品のピンの
並びに合わせて記憶する記憶部と、記憶部に記憶された
比較結果を所定の並びに並び替える並替部とをさらに備
えてもよい。

【００２２】本発明の第４の形態によると、複数の電気
部品を同時に試験する試験方法であって、複数の電気部
品に共通して書き込む共通データと、電気部品から出力
されると期待される期待値データとを発生するパターン
発生ステップと、共通データを複数の電気部品に供給す
るとともに、複数の電気部品から出力される出力データ
を受け取る供給受取ステップと、供給受取ステップで複
数の電気部品のそれぞれから受け取った出力データと期
待値データとをそれぞれ比較する比較ステップと、比較
ステップにおける、それぞれの比較結果に基づいた情報
を、複数の電気部品のそれぞれにほぼ同時に供給する比
較結果供給ステップとを備える。

【００２３】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。

【００２４】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。

【００２５】図１は、本発明の一実施形態に係るデータ
書込装置の一例としての試験装置の構成図である。本試
験装置１００は、電気部品の一例としてのフラッシュメ
モリをＤＵＴ（Device Under Testing）とし、複数の同
一のＤＵＴに対して同時に試験を行う試験装置であり、
選択制御部の一例としてのパターン発生部（ＰＧ）１１
０と、複数のＤＵＴ毎処理部１２０と、第１供給部の一
例としてのドライバ部１４０と、コンパレータ部１５０
と、接触部１６０と、テスタ制御部１７０とを有する。
ここで、電気部品とは、電流又は電圧に応じて所定の作
用を行う部品をいい、例えば、メモリ、ＩＣ（Integrat
ed Circuit）やＬＳＩ（Large‐Scale Integrated circ
uit）のような能動素子から成る半導体部品のみなら
ず、受動素子、各種センサー等の部品も含み、さらに、
これら部品を結合して一つのパッケージに収めた部品
や、これら部品をプリント基板に装着して所定の機能を
実現したブレッドボード等の部品も含む。

【００２６】パターン発生部１１０は、ＤＵＴを制御す
る制御信号と、ＤＵＴに対するアクセスを行うアドレス
を示すアドレス信号と、複数のＤＵＴに共通して書き込
ませるデータ信号と、ＤＵＴから出力されると期待され
る期待値信号と、ＤＵＴ毎処理部１２０を制御する制御
信号とを出力する。本実施形態では、ＤＵＴを制御する
制御信号としては、例えば、ＤＵＴにデータを書き込ま
せることを指示する書込制御信号の一例であるＷＥ制御
信号があり、ＤＵＴ毎処理部１２０を制御する制御信号
（コントロール信号）としては、ＤＵＴに対して共通し
たデータ（共通データ）を書き込ませるか、又はＤＵＴ
毎の個別のデータ（個別データ）を書き込ませるかを制
御する選択制御信号（選択コントロール信号）と、比較
結果をメモリ１３０に格納させるか否かを制御する格納
制御信号とがある。本実施形態では、選択制御信号が”
１”（ハイ）の場合は、ＤＵＴのそれぞれに対して個別
データを書き込むことを示し、選択制御信号が”０”
（ロウ）の場合は、複数のＤＵＴに共通データを書き込
むことを示す。なお、本実施形態のＤＵＴは、ＷＥ制御
信号が”０”の場合（アクティブの場合）に入力される
データの書込み処理を行い、ＷＥ制御信号が”１”の場
合にデータの読み出し処理を行う。

【００２７】ＤＵＴ毎処理部１２０は、選択部の一例と
してのマルチプレクサ（ＭＵＸ）１２２と、波形整形部
１２４と、制御部１２６と、アドレスポインタ１２８
と、個別データ発生部、比較結果供給部、及び記憶部の
一例としてのメモリ１３０と、比較部１３２と、変換部
１３４とを有する。マルチプレクサ１２２は、制御部１
２６の指示に基づいて、パターン発生部１１０から出力
される共通データとメモリ１３０から出力される個別デ
ータとを選択して波形整形部１２４に渡す。また、マル
チプレクサ１２２は、パターン発生部１１０から供給さ
れるＤＵＴを制御する制御信号と、ＤＵＴに対するアク
セスを行うアドレスを示すアドレス信号とを、そのまま
波形整形部１２４に出力する。

【００２８】波形整形部１２４は、マルチプレクサ１２
２から入力された、ＷＥ制御信号、アドレス信号、及び
共通データ又は個別データ等の波形を所定の形式に整形
してドライバ部１４０に出力する。制御部１２６は、パ
ターン発生部１１０から供給された選択制御信号に基づ
いて、所定のデータを選択する指示をマルチプレクサ１
２２に指示する。また、制御部１２６は、個別データを
選択させる指示を行った場合には、アドレスポインタ１
２８に、次の個別データのアドレスを出力させるように
指示を行う。また、制御部１２６は、パターン発生部１
１０から供給された格納制御信号に基づいて、メモリ１
３０に比較部１３２から入力される比較結果を格納させ
る指示を行う。本実施形態では、制御部１２６は、選択
制御信号が”１”の時には、メモリ１３０から出力され
た個別データを選択する指示を行う一方、選択信号が”
０”の時には、パターン発生部１１０からの共通データ
を選択する指示を行う。

【００２９】アドレスポインタ１２８は、出力すべきデ
ータのアドレス値をメモリ１３０に供給する。本実施形
態では、アドレスポインタ１２８は、制御部１２６の指
示に基づいて出力するアドレス値を更新する。メモリ１
３０は、ＤＵＴに格納する個別データを記憶する。ま
た、メモリ１３０は、制御部１２６から比較結果の格納
指示を受けた場合に比較部１３２により出力される比較
結果を記憶する。本実施形態では、メモリ１３０は、Ｄ
ＵＴのピンに対応させて比較結果を格納する。また、メ
モリ１３０は、ＤＵＴのピンの並びに対応させて個別デ
ータを記憶する。

【００３０】比較部１３２は、パターン発生部１１０か
ら入力される期待値信号と、コンパレータ部１５０を介
して入力されるＤＵＴからの出力信号とが一致するか否
かを比較し、比較結果を出力する。この比較によると、
期待値信号と、出力信号とが一致する場合には、ＤＵＴ
が正常であると判断することができる。変換部１３４
は、メモリ１３０に格納されているピンの並びに基づい
た比較結果を予め決められた所定の並びに変換する。ま
た、変換部１３４は、所定の並びの個別データをＤＵＴ
のピンの並びに基づいた変換を行う。ここで、所定の並
びとは、例えば、ユーザが通常使用するデータの並びの
ことをいう。これにより、テスタ制御部１７０において
は、ＤＵＴのピンの並びを考慮することなく処理を行う
ことができる。

【００３１】ドライバ部１４０は、波形整形部１２４に
よって整形された信号を所定の電圧レベルにして接触部
１６０に供給する。コンパレータ部１５０は、接触部１
６０から受信した信号を所定の電圧との比較に基づいた
データとして比較部１３２に供給する。接触部１６０
は、ドライバ部１４０から受信した各種信号を当該接触
部１６０に接触される複数のＤＵＴ（本実施形態では、
ＤＵＴ１〜３２）の所定のピンに入力するようになって
いると共に、複数のＤＵＴの所定のピンから出力される
信号をコンパレータ部１５０に出力するようになってい
る。

【００３２】テスタ制御部１７０は、各部の制御や処理
を行う。テスタ制御部１７０は、例えば、ＤＵＴに格納
する個別データを図示しない入力部から受け付けてメモ
リ１３０に格納する。また、テスタ制御部１７０は、メ
モリ１３０から変換部１３４を介して比較結果を取り出
し、当該比較結果に基づいて所定の処理を行い、処理結
果を変換部１３４を介してメモリ１３０に格納する。本
実施形態では、テスタ制御部１７０は、各ＤＵＴの比較
結果を、各ＤＵＴ毎に一意の比較結果識別情報と対応付
けて図示しない記憶部に格納するとともに、当該比較結
果識別情報を変換部１３４を介してメモリ１３０に渡
す。これによって、他の装置において各ＤＵＴに格納さ
れた比較結果識別情報を検出することにより、図示しな
い記憶部の比較結果を特定することができ、比較結果に
基づいた処理、例えば、メモリを救済する処理等を実行
することができる。

【００３３】また、他の実施形態においては、各ＤＵＴ
が図示しない当該記憶部を有し、当該比較結果識別情報
および当該比較結果が、当該記憶部に格納されてもよ
い。当該記憶部は、ＤＵＴの個別情報を格納する領域内
に設けられるのが好ましい。各ＤＵＴが、当該比較結果
識別情報および当該比較結果を格納することにより、各
ＤＵＴに格納された情報だけで、各ＤＵＴの試験やメモ
リセルの救済などを行うことができる。

【００３４】次に本実施形態に係る試験装置の動作を説
明する。まず、複数のＤＵＴにデータを書き込む動作を
説明する。ここで、各メモリ１３０には、ＤＵＴに個別
に書き込む個別データ、例えば、各ＤＵＴを識別するた
めの識別ＩＤが書き込まれているものとする。

【００３５】試験装置１００において、各ＤＵＴに共通
なデータを書き込む場合には、パターン発生部１１０
が、ＤＵＴに書き込ませる制御を行うＷＥ制御信号と、
データを書き込むアドレスを示すアドレス信号と、複数
のＤＵＴに共通して書き込ませるデータ信号と、共通デ
ータを複数のＤＵＴに書き込ませる制御を行う選択制御
信号とを複数のＤＵＴ毎処理部１２０に出力する。

【００３６】各ＤＵＴ毎処理部１２０において、制御部
１２６が共通データを複数のＤＵＴに書き込ませる制御
を行う選択制御信号を受け取り、マルチプレクサ１２２
にパターン発生部１１０から出力された共通データを選
択する指示を出力する。マルチプレクサ１２２は、パタ
ーン発生部１１０から出力された共通データを選択して
波形整形部１２４に出力するとともに、ＷＥ制御信号
と、アドレス信号とを波形整形部１２４に出力する。波
形整形部１２４は、各信号を所定の波形に整形してドラ
イバ部１４０及び接触部１６０を介して各ＤＵＴに供給
する。これによって、各ＤＵＴ１〜３２には、共通のデ
ータが書き込まれることになる。

【００３７】ＷＥ制御信号は、各ＤＵＴに対して個別に
供給してもよい。例えば、３２個のＤＵＴを試験するテ
スタにおいて、３２個のＤＵＴのうち、２０個のＤＵＴ
に個別データを書き込む場合や、また、２０個のＤＵＴ
だけを試験する場合に、各ＤＵＴに対して、個別にＷＥ
制御信号を供給してよい。また、例えば、複数のＤＵＴ
を試験するときに、試験結果に応じて、個別データを書
き込まないＤＵＴがある場合、各ＤＵＴに対して、ＷＥ
制御信号を個別に制御することにより、個別データを書
き込むＤＵＴに対して、ＷＥ制御信号を供給すればよ
い。

【００３８】また、各ＤＵＴ毎に個別のデータを書き込
む場合には、パターン発生部１１０がＤＵＴに書き込ま
せる制御を行うＷＥ制御信号と、データを書き込むアド
レスを示すアドレス信号と、複数のＤＵＴに共通して書
き込ませるデータ信号と、個別データを各ＤＵＴに書き
込ませる制御を行う選択制御信号とを複数のＤＵＴ毎処
理部１２０に出力する。

【００３９】各ＤＵＴ毎処理部１２０において、制御部
１２６が個別データを各ＤＵＴに書き込ませる制御を行
う選択制御信号を受け取り、マルチプレクサ１２２にメ
モリ１３０から出力された個別データを選択する指示を
出力する。この際、制御部１２６は、アドレスポインタ
１２８により出力されるアドレスを更新する指示（本例
では加算する指示）を行う。マルチプレクサ１２２は、
メモリ１３０から出力された個別データを選択して波形
整形部１２４に出力するとともに、ＷＥ制御信号と、ア
ドレス信号とを波形整形部１２４に出力する。波形整形
部１２４は、各信号を所定の波形に整形してドライバ部
１４０及び接触部１６０を介して各ＤＵＴに供給する。
これによって、各ＤＵＴ１〜３２には、ほぼ同時に個別
データが書き込まれることになる。したがって、複数の
ＤＵＴに異なるデータを短時間で格納することができ
る。また、個別データのデータ量が大きく、メモリ１３
０において格納できない場合には、メモリ１３０を用い
て、ＤＵＴに個別データを複数回書き込んでもよい。

【００４０】一般に電気部品の試験を行う工程や、電気
部品に識別情報を記憶させる工程は、当該電気部品を出
荷する前に行われるが、これらの工程を試験装置により
実現することで、各工程間において、ＤＵＴの差し替え
等を行う必要がなく、短時間に電気部品の試験及び電気
部品への識別情報の書込みを行うことができる。

【００４１】図２は、本発明の一実施形態に係る試験装
置の動作を説明する図である。図２に示すように本試験
装置においては、時刻Ｔ１に示すように、パターン発生
部１１０から共通データを選択させる選択制御信号、す
なわち、”０”が出力される場合には、パターン発生部
１１０からのデータがＤＵＴに入力される。また、時刻
Ｔ２に示すように、パターン発生部１１０から個別デー
タを選択させる選択制御信号、すなわち、”１”が出力
される場合には、メモリ１３０からの個別データがＤＵ
Ｔに入力される。そして、この場合には、次のサイクル
においてアドレスポインタ１２８から出力されるアドレ
スが更新されることとなる。これにより、時刻Ｔ３にお
いて、メモリ１３０から出力される個別データが次の個
別データとなる。

【００４２】図３は、各メモリ１３０に格納された個別
データの例を示す図である。図３（ａ）は、ＤＵＴ１用
のＤＵＴ毎処理部１２０のメモリ１３０に格納された個
別データを示し、図３（ｂ）は、ＤＵＴ２用のＤＵＴ毎
処理部１２０のメモリ１３０に格納された個別データを
示し、図３（ｃ）は、ＤＵＴ３用のＤＵＴ毎処理部１２
０のメモリ１３０に格納された個別データを示し、図３
（ｄ）は、ＤＵＴ３２用のＤＵＴ毎処理部１２０のメモ
リ１３０に格納された個別データを示す。

【００４３】図３に示すように、ＤＵＴ１用のＤＵＴ毎
処理部１２０のメモリ１３０には、アドレスＮには１Ｗ
−ＤＡＴＡ１が格納され、アドレスＮ＋１には２Ｗ−Ｄ
ＡＴＡ１が格納されている。また、ＤＵＴ２用のＤＵＴ
毎処理部１２０のメモリ１３０には、アドレスＮには、
１Ｗ−ＤＡＴＡ２が格納され、アドレスＮ＋１には、２
Ｗ−ＤＡＴＡ２が格納されている。また、ＤＵＴ３用の
ＤＵＴ毎処理部１２０のメモリ１３０には、アドレスＮ
には、１Ｗ−ＤＡＴＡ３が格納され、アドレスＮ＋１に
は２Ｗ−ＤＡＴＡ３が格納されている。また、ＤＵＴ３
２用のＤＵＴ毎処理部１２０のメモリ１３０には、アド
レスＮには、１Ｗ−ＤＡＴＡ３２が格納され、アドレス
Ｎ＋１には、２Ｗ−ＤＡＴＡ３２が格納されている。

【００４４】図４は、本発明の一実施形態に係る試験装
置においてＤＵＴに入力される信号を説明する図であ
る。図４は、図３に示す個別データが格納されている場
合においてＤＵＴに入力される信号である。図４に示す
ように、本試験装置によると、パターン発生部１１０か
ら出力されたアドレス信号（ＡＤＤ）及びＷＥ制御信号
（／ＷＥ）がそのまま複数のＤＵＴに入力される。ま
た、本試験装置によると、パターン発生部１１０が選択
制御信号を”１”として出力した場合には、メモリ１３
０に格納された個別データが各ＤＵＴに入力される。し
たがって、ＤＵＴ１には、ＤＵＴ１用のＤＵＴ毎処理部
１２０のメモリ１３０におけるアドレスＮに格納されて
いる１Ｗ−ＤＡＴＡ１が入力される。同様にして、ＤＵ
Ｔ２には１Ｗ−ＤＡＴＡ２が入力され、ＤＵＴ３には１
Ｗ−ＤＡＴＡ３が入力され、ＤＵＴ３２には１Ｗ−ＤＡ
ＴＡ３２が入力される。なお、この際には、アドレスポ
インタ１２８がアドレスＮを出力しているものとする。

【００４５】その後、パターン発生部１１０が選択制御
信号を”１”として出力した場合には、メモリ１３０に
格納された次の個別データが各ＤＵＴに入力される。す
なわち、ＤＵＴ１には、ＤＵＴ１用のＤＵＴ毎処理部１
２０のメモリ１３０におけるアドレスＮ＋１に格納され
ている２Ｗ−ＤＡＴＡ１が入力される。同様にして、Ｄ
ＵＴ２には２Ｗ−ＤＡＴＡ２が入力され、ＤＵＴ３には
２Ｗ−ＤＡＴＡ３が入力され、ＤＵＴ３２には２Ｗ−Ｄ
ＡＴＡ３２が入力される。このようにして、各ＤＵＴに
異なるデータが入力される。

【００４６】次に、本実施形態に係る試験装置による複
数のＤＵＴの試験を行い、試験結果に基づいて各ＤＵＴ
にデータを書き込む動作を説明する。試験装置１００に
おいて、パターン発生部１１０が、ＤＵＴに書き込ませ
る制御を行うＷＥ制御信号と、データを書き込むアドレ
スを示すアドレス信号と、複数のＤＵＴに共通して書き
込ませるデータ信号と、共通データを複数のＤＵＴに書
き込ませる制御を行う選択制御信号とを複数のＤＵＴ毎
処理部１２０に出力する。

【００４７】各ＤＵＴ毎処理部１２０において、制御部
１２６が共通データを複数のＤＵＴに書き込ませる制御
を行う選択制御信号を受け取り、マルチプレクサ１２２
にパターン発生部１１０から出力された共通データを選
択する指示を出力する。マルチプレクサ１２２は、パタ
ーン発生部１１０から出力された共通データを波形整形
部１２４に出力するとともに、ＷＥ制御信号と、アドレ
ス信号とを波形整形部１２４に出力する。波形整形部１
２４は、各信号を所定の波形に整形してドライバ部１４
０及び接触部１６０を介して各ＤＵＴに供給する。これ
によって、各ＤＵＴ１〜３２には、共通のデータが書き
込まれることになる。

【００４８】次いで、パターン発生部１１０が、ＤＵＴ
からデータを読み出す制御を行うＷＥ制御信号と、デー
タを読み出すアドレスを示すアドレス信号と、ＤＵＴか
ら出力されると期待される期待値データと、比較結果を
メモリ１３０に格納させることを制御する格納制御信号
とを複数のＤＵＴ毎処理部１２０に出力する。

【００４９】各ＤＵＴ毎処理部１２０において、制御部
１２６が比較結果をメモリ１３０に格納させることを制
御する格納制御信号を受け取り、メモリ１３０に比較部
１３２から出力される比較結果を格納する指示を出力す
る。マルチプレクサ１２２は、パターン発生部１１０か
ら出力された、ＷＥ制御信号と、アドレス信号とを波形
整形部１２４に出力する。波形整形部１２４は、各信号
を所定の波形に整形してドライバ部１４０及び接触部１
６０を介して各ＤＵＴに供給する。これによって、各Ｄ
ＵＴ１〜３２から記憶されているデータが読み出される
ことになる。次いで、各ＤＵＴ毎処理部１２０の比較部
１３２が接触部１６０及びコンパレータ部１５０を介し
て読み出したデータを受け取り、当該読み出したデータ
と期待値データとを比較し、一致するか否かの比較結果
を出力する。メモリ１３０は、比較部１３２から出力さ
れた比較結果を格納する。

【００５０】次いで、テスタ制御部１７０が変換部１３
４を介してメモリ１３０から各ＤＵＴについての比較結
果を受け取る。次いで、テスタ制御部１７０が各ＤＵＴ
毎の比較結果を当該ＤＵＴを一意に示す識別情報と対応
付けて図示しない記憶部に格納するとともに、当該識別
情報を当該ＤＵＴ用のＤＵＴ毎処理部１２０のメモリ１
３０に変換部１３４を介して格納する。

【００５１】その後、パターン発生部１１０がＤＵＴに
書き込ませる制御を行うＷＥ制御信号と、データを書き
込むアドレスを示すアドレス信号と、複数のＤＵＴに共
通して書き込ませるデータ信号と、個別データを各ＤＵ
Ｔに書き込ませる制御を行う選択制御信号とを複数のＤ
ＵＴ毎処理部１２０に出力する。

【００５２】各ＤＵＴ毎処理部１２０において、制御部
１２６が個別データを各ＤＵＴに書き込ませる制御を行
う選択制御信号を受け取り、マルチプレクサ１２２にメ
モリ１３０から出力された個別データを選択する指示を
出力する。マルチプレクサ１２２は、メモリ１３０から
出力された個別データ、すなわち識別情報を波形整形部
１２４に出力するとともに、ＷＥ制御信号と、アドレス
信号とを波形整形部１２４に出力する。波形整形部１２
４は、各信号を所定の波形に整形してドライバ部１４０
及び接触部１６０を介して各ＤＵＴに供給する。したが
って、各ＤＵＴ１〜３２には、識別情報が書き込まれる
ことになる。これによって、後の工程において、ＤＵＴ
の識別情報を読み出すことにより、図示しない記憶部に
格納された比較結果を特定することができ、当該比較結
果を用いた処理、例えばメモリ中のセルの救済処理を行
うことができる。

【００５３】上記したように、複数のＤＵＴに異なるデ
ータを短時間で格納することができる。また、各ＤＵＴ
の比較結果を他の装置において容易に利用することがで
きる。また、このようにＤＵＴに識別情報を格納し、当
該識別情報に対応する比較結果を図示しない記憶部へ格
納しているので、ＤＵＴに格納すべきデータ量を抑える
ことができる。

【００５４】図５は、本発明の他の実施形態に係るデー
タ書込装置の一例としての試験装置の構成図である。試
験装置１００は、図１において説明した構成の他に、不
良の発生したアドレスや個別データの情報を記憶する個
別データ発生部の一例としてのフェイルメモリ（ＦＭ）
２００と、選択部の一例としてのマルチプレクサ（ＭＵ
Ｘ）２０２とをさらに備えてもよい。例えば、ＤＵＴ毎
に書き込む個別データの情報量が、メモリ１３０より大
きい場合に、図５に示すように、マルチプレクサ１２２
およびマルチプレクサ２０２で、各ＤＵＴに書き込む個
別データの入力をフェイルメモリ２００に切り替えるこ
とにより、フェイルメモリ２００に格納された個別デー
タをＤＵＴに書き込んでよい。

【００５５】本実施例において、フェイルメモリ２００
は、ＤＵＴに書き込む個別データをマルチプレクサ１２
２に供給する。マルチプレクサ１２２は、制御部１２６
からの指示に応じて、マルチプレクサ２０２から出力さ
れた個別データを選択することにより、ＤＵＴに書き込
む個別データを波形整形部１２４に出力する。

【００５６】フェイルメモリ２００は、所定のビットに
対して、試験を禁止する情報を有するＭＡＳＫ信号を出
力してもよい。フェイルメモリ２００は、テストサイク
ル毎にパターン発生部１１０から出力されたアドレス信
号を受け取る。そして、フェイルメモリ２００は、テス
トサイクル毎に、個別データまたはＭＡＳＫ信号を、マ
ルチプレクサ２０２に出力する。

【００５７】パターン発生部１１０から出力されるコン
トロール信号により、制御部１２６は、マルチプレクサ
１２２およびマルチプレクサ２０２をテストサイクル毎
に制御し、フェイルメモリ２００からＤＵＴに個別デー
タの書き込みの指示を出力する。また、制御部１２６
は、フェイルメモリ２００が出力する信号に応じて、マ
ルチプレクサ２０２に制御信号を出力することにより、
フェイルメモリ２００が出力した信号が、個別データで
ある場合には、マルチプレクサ２０２は、出力先として
マルチプレクサ１２２を選択し、また、フェイルメモリ
２００が出力した信号がＭＡＳＫ信号である場合には、
マルチプレクサ２０２は、出力先として比較部１３２を
選択する。

【００５８】本実施形態に係る試験装置１００によれ
ば、ＤＵＴ毎処理部１２０が有するメモリ１３０に比べ
て、非常に大きな記憶領域を有するフェイルメモリ２０
０をさらに備えることにより、多量の個別データを格納
することができるため、救済処理を行うべきＤＵＴ中の
不良なメモリセルのアドレスの情報等を格納することが
できる。

【００５９】図６は、本発明の他の実施形態に係るデー
タ書込装置の一例としての試験装置の構成図である。試
験装置１００は、図５において説明した構成の他に、Ｄ
ＵＴに書き込むべき共有データ又は個別データを遅延さ
せるタイミングを発生するタイミング発生部１０５をさ
らに備えてもよい。タイミング発生部１０５は、システ
ムクロックに基づいて、所望の周期を有するタイミング
信号を生成し、波形整形部１２４に出力する。波形整形
部１２４は、タイミング発生部１０５が出力したタイミ
ング信号に基づいて、ＤＵＴに書き込むべき共有データ
又は個別データをそれぞれ遅延させてドライバ部１４０
に出力する。

【００６０】また、タイミング発生部１０５は、システ
ムクロックに基づいて、複数のタイミング信号を生成
し、波形整形部１２４に出力する。そして、波形整形部
１２４は、タイミング発生部１０５が出力した複数のタ
イミング信号に基づいて、ＤＵＴに書き込むべき共有デ
ータ又は個別データをそれぞれ遅延させてドライバ部１
４０に出力する。

【００６１】図７は、タイミング発生部１０５及び波形
整形部１２４の構成図である。タイミング発生部１０５
は、第１の周期を規定する基準遅延情報を格納する第１
基準遅延設定メモリ２１４と、第１基準遅延設定メモリ
２１４に格納された基準遅延情報に基づいて、第１の周
期を有する第１タイミング信号を発生する第１基準遅延
発生部２１０と、第２の周期を規定する基準遅延情報を
格納する第２基準遅延設定メモリ２１６と、第２基準遅
延設定メモリ２１６に格納された基準遅延情報にもとづ
いて、第２の周期を有する第２タイミング信号を発生す
る第２基準遅延発生部２１２とを有する。

【００６２】また、波形整形部１２４は、ＤＵＴに供給
する個別データ又は共有データの遅延を制御する波形制
御部２１８と、波形制御部２１８の指示に基づいて、Ｄ
ＵＴに供給する個別データ又は共有データを遅延するタ
イミングとして、第１基準遅延発生部２１０が発生した
第１タイミング信号を選択する第１基準遅延選択部２２
０と、波形制御部２１８の指示に基づいて、ＤＵＴに供
給する個別データ又は共有データを遅延するタイミング
として、第２基準遅延発生部２１２が発生した第２タイ
ミング信号を選択する第２基準遅延選択部２２２と、第
１タイミング信号の第１の周期及び第２タイミング信号
の第２の周期より短い時間遅延させる微小遅延制御部２
２４とを有する。

【００６３】さらに、微小遅延制御部２２４は、微小な
遅延時間を遅延させる第１可変遅延回路部２６２及び第
２可変遅延回路部２６４と、複数の波形整形部１２４の
それぞれが出力する信号のスキューを補正する補正値を
格納する補正メモリの一例としてのレジスタ２３０、２
３２、２３４、及び２３６と、加算器２３８、２４０、
２４２、及び２４４と、論理素子２４６、２４８、２５
０、２５２、２５４、２５６、２５８、及び２６０と、
ＲＳラッチ２６６とを有する。

【００６４】波形制御部２１８は、マルチプレクサ１２
２から出力された個別データ又は共有データに基づい
て、ＤＵＴに供給する個別データ又は共有データの立ち
上がり及び立ち下がりとして用いるタイミングを、第１
基準遅延選択部２２０及び第２基準遅延選択部２２２に
指示する。そして、第１基準遅延選択部２２０及び第２
基準遅延選択部２２２は、波形制御部２１８の指示に基
づいて、ＤＵＴに供給する個別データ又は共有データを
遅延するタイミングを出力する。

【００６５】以下、第１基準遅延発生部２１０が出力す
る第１タイミング信号に基づいて、ＤＵＴに供給する共
通データ又は個別データの立ち上がりのタイミングを遅
延させ、第２基準遅延発生部２１２が出力する第２タイ
ミング信号に基づいて、ＤＵＴに供給する共通データ又
は個別データの立ち下がりのタイミングを遅延させる場
合について、波形整形部１２４の動作の一例を説明す
る。

【００６６】第１基準遅延選択部２２０は、第１タイミ
ング信号（Ａ１）を論理素子２５８に出力する。さら
に、第１基準遅延選択部２２０は、マルチプレクサ１２
２出力された個別データ又は共通データに基づいて、第
１タイミング信号が有する第１の周期より短い遅延時間
を示す微小遅延時間データ（Ａ２）を加算器２３８及び
２４０に出力する。さらに、第１基準遅延選択部２２０
は、常に”０”である信号（Ａ３）を論理素子２６０に
出力する。また、第２基準遅延選択部２２２は、第２タ
イミング信号（Ｂ３）を論理素子２６０に出力する。さ
らに、第２基準遅延選択部２２２は、マルチプレクサ１
２２出力された個別データ又は共通データに基づいて、
第２タイミング信号が有する第２の周期より短い遅延時
間を示す微小遅延時間データ（Ｂ２）を加算器２４２及
び２４４に出力する。さらに、第２基準遅延選択部２２
２は、常に”０”である信号（Ｂ１）を論理素子２５８
に出力する。

【００６７】次に、加算器２３８は、第１基準遅延選択
部２２０が出力した微小遅延時間データ（Ａ２）と、レ
ジスタ２３０に格納された、ＤＵＴ毎処理部１２０の出
力信号の立ち上がりに関するスキューを補正するスキュ
ー補正データとを加算した微小遅延データ（Ａ４）を、
論理素子２４６に出力する。また、加算器２４０は、第
１基準遅延選択部２２０が出力した微小遅延時間データ
（Ａ２）と、レジスタ２３２に格納された、ＤＵＴ毎処
理部１２０の出力信号の立ち下がりに関するスキューを
補正するスキュー補正データとを加算した微小遅延デー
タ（Ａ５）、論理素子２４８に出力する。また、加算器
２４２は、第２基準遅延選択部２２２が出力した微小遅
延時間データ（Ｂ２）と、レジスタ２３４に格納され
た、ＤＵＴ毎処理部１２０の出力信号の立ち上がりに関
するスキューを補正するスキュー補正データとを加算し
た微小遅延データ（Ｂ４）を、論理素子２５０に出力す
る。また、加算器２４４は、第２基準遅延選択部２２２
が出力した微小遅延時間データ（Ｂ２）と、レジスタ２
３６に格納された、ＤＵＴ毎処理部１２０の出力信号の
立ち下がりに関するスキューを補正するスキュー補正デ
ータとを加算した微小遅延データ（Ｂ５）を、論理素子
２５２に出力する。

【００６８】次に、論理素子２４６は、第１基準遅延選
択部２２０が出力した第１タイミング信号（Ａ１）と、
加算器２３８が出力した微小遅延データ（Ａ４）との論
理積を論理素子２５４に出力する。つまり、本例におい
て、論理素子２４６は、第１タイミング信号（Ａ１）に
同期させて微小遅延データ（Ａ４）を出力する。また、
論理素子２４８は、第１基準遅延選択部２２０が出力し
た信号（Ａ３）と、加算器２４０が出力した微小遅延デ
ータ（Ａ５）との論理積を論理素子２５６に出力する。
つまり、本例において、信号（Ａ３）は常に”０”であ
るので、論理素子２４６は、常に”０”である信号（Ａ
６）を出力する。また、論理素子２５０は、第２基準遅
延選択部２２２が出力した信号（Ｂ１）と、加算器２４
２が出力した微小遅延データ（Ｂ４）との論理積を論理
素子２５４に出力する。つまり、本例において、信号
（Ｂ１）は常に”０”であるので、論理素子２５０は、
常に”０”である信号（Ｂ６）を出力する。また、論理
素子２５２は、第２基準遅延選択部２２２が出力した第
２タイミング信号（Ｂ３）と、加算器２４４が出力した
微小遅延データ（Ｂ５）との論理積を論理素子２５６に
出力する。つまり、本例において、論理素子２５２は、
第２タイミング信号（Ｂ３）に同期させて微小遅延デー
タ（Ｂ５）を出力する。

【００６９】次に、論理素子２５８は、第１基準遅延選
択部２２０が出力した第１タイミング信号（Ａ１）と、
第２基準遅延選択部２２２が出力した信号（Ｂ１）との
論理和を第１可変遅延回路部２６２に出力する。つま
り、本例において、信号（Ｂ１）は常に”０”であるの
で、論理素子２５８は、第１タイミング信号（Ａ１）を
第１可変遅延回路部２６２に出力する。また、論理素子
２６０は、第１基準遅延選択部２２０が出力した信号
（Ａ３）と、第２基準遅延選択部２２２が出力した信号
（Ｂ３）との論理和を第２可変遅延回路部２６２に出力
する。つまり、本例において、信号（Ａ３）は常に”
０”であるので、論理素子２６０は、第２タイミング信
号（Ｂ３）を第２可変遅延回路部２６４に出力する。

【００７０】また、論理素子２５４は、論理素子２４６
が出力した微小遅延データ（Ａ４）と、論理素子２５０
が出力した信号（Ｂ６）との論理和を第１可変遅延回路
部２６２に出力する。つまり、本例において、信号（Ｂ
６）は常に”０”であるので、論理素子２５４は、微小
遅延データ（Ａ４）を第１可変遅延回路部２６２に出力
する。また、論理素子２５６は、論理素子２４８が出力
した信号（Ａ６）と、論理素子２５２が出力した信号
（Ｂ５）との論理和を第２可変遅延回路部２６４に出力
する。つまり、本例において、信号（Ａ６）は常に”
０”であるので、論理素子２５６は、微小遅延データ
（Ｂ５）を第２可変遅延回路部２６４に出力する。

【００７１】次に、第１可変遅延回路部２６２は、論理
素子２５８が出力した第１タイミング信号（Ａ１）を、
微小遅延データ（Ａ４）に基づいて遅延させ、ＲＳラッ
チ２６６に出力する。また、第２可変遅延回路部２６４
は、論理素子２６０が出力した第２タイミング信号（Ｂ
３）を、微小遅延データ（Ｂ５）に基づいて遅延させ、
ＲＳラッチ２６６に出力する。そして、ＲＳラッチ２６
６は、微小遅延データ（Ａ４）に基づいて遅延された第
１タイミング信号（Ａ１）をトリガとして立ち上げら
れ、微小遅延データ（Ｂ５）に基づいて遅延された第２
タイミング信号（Ｂ１）をトリガとして立ち下げられた
信号を出力し、ドライバ部１４０に供給する。

【００７２】第１基準遅延発生部２１０が出力する第１
タイミング信号に基づいて、ＤＵＴに供給する共通デー
タ又は個別データの立ち下がりのタイミングを遅延さ
せ、第２基準遅延発生部２１２が出力する第２タイミン
グ信号に基づいて、ＤＵＴに供給する共通データ又は個
別データの立ち上がりのタイミングを遅延させてもよ
い。また、第１基準遅延発生部２１０が出力する第１タ
イミング信号、又は第２基準遅延発生部２１２が出力す
る第２タイミング信号のどちらか一方に基づいて、ＤＵ
Ｔに供給する共通データ又は個別データの立ち上がり及
び立ち下がりのタイミングを遅延させてもよい。

【００７３】本実施形態においては、論理素子２４６、
２４８、２５０、及び２５２は、論理積回路であり、論
理素子２５４、２５６、２５８、及び２６０は、論理和
回路であるが、他の例において、他の論理素子の構成で
あっても、本実施形態における微小遅延制御部２２４と
同一の機能を実現できることは明らかである。

【００７４】本実施形態に係る試験装置１００によれ
ば、複数のＤＵＴ毎処理部１２０のそれぞれが有する複
数の波形整形部１２４に対して、ＤＵＴに書き込むべき
共有データ又は個別データを遅延させるタイミングを供
給するタイミング発生部１０５を備えることにより、複
数のＤＵＴ毎処理部１２０のそれぞれがタイミング発生
部を備える必要がなくなり、ハードウェア規模を軽減す
ることができる。

【００７５】図８は、本発明の他の実施形態に係るデー
タ書込装置の一例としての試験装置の構成図である。試
験装置１００は、図６において説明した構成の他に、第
２電気部品毎処理部の一例としての複数のＤＵＴ毎処理
部２７０と、第２供給部の一例としてのドライバ部２８
０とをさらに備える。また、第１電気部品毎処理部の一
例としてのＤＵＴ毎処理部１２０は、比較部１３２がＤ
ＵＴへのデータの書き込みが完了した場合に、過剰な書
き込みを禁止するためのＷＥ制御信号を発生する書込禁
止制御部２８４と、フェイルメモリ２００が発生する個
別データ及び書込禁止制御部２８４が出力するＷＥ制御
信号のいずれかを選択して出力するマルチプレクサ（Ｍ
ＵＸ）２８２とをさらに有する。

【００７６】また、第２電気部品毎処理部の一例として
のＤＵＴ毎処理部２７０は、選択部の一例としてのマル
チプレクサ（ＭＵＸ）２７２、及び波形整形部２７４と
を有する。ＤＵＴ毎処理部１２０は、例えばドライバ及
びコンパレータを含むドライバコンパレータボードであ
ってよく、ＤＵＴ毎処理部２７０は、例えばドライバを
含むドライバボードであってよい。

【００７７】検出部の一例としての比較部１３２は、パ
ターン発生部１１０から入力される期待値信号と、コン
パレータ部１５０を介して入力されるＤＵＴからの出力
信号とを比較することにより、ＤＵＴが有する不良のメ
モリセルを検出し、当該不良メモリセルのアドレス情報
をフェイルメモリ２００に格納する。フェイルメモリ２
００は、複数のＤＵＴのそれぞれに供給すべき複数の個
別データとして、比較部１３２によって検出された不良
メモリセルのアドレス情報、及び当該アドレス情報を書
き込むべきアドレスを示すアドレス信号とを発生する。
そして、ドライバ部１４０は、フェイルメモリ２００か
ら出力され、ＤＵＴ毎処理部１２０を介して入力された
アドレス情報をＤＵＴに供給する。また、ドライバ部２
８０は、フェイルメモリ２００から出力され、ＤＵＴ毎
処理部１２０及びＤＵＴ毎処理部２７０を介して入力さ
れたアドレス信号をＤＵＴに供給する。

【００７８】具体的には、フェイルメモリ２００は、発
生した個別データをＤＵＴ毎処理部１２０が有するマル
チプレクサ２８２に出力する。そして、マルチプレクサ
２８２は、フェイルメモリ２００が発生した個別データ
を、ＤＵＴ毎処理部２７０が有するマルチプレクサ２７
２に出力する。マルチプレクサ２７２は、制御部１２６
の指示に基づいて、パターン発生部１１０から出力され
る共通データとメモリ１３０から出力される個別データ
とを選択して波形整形部２７４に出力する。波形整形部
２７４は、マルチプレクサ２７２から出力された共通デ
ータ又は個別データをドライバ部２８０に出力する。そ
して、ドライバ部２８０は、マルチプレクサ２７２から
出力された共通データ又は個別データをＤＵＴに供給す
る。

【００７９】また、モード設定情報発生部の一例として
のパターン発生部１１０は、ＤＵＴの動作モードを、メ
モリセルの救済を行うリペアモードに設定するモード設
定情報を発生する。そして、ＤＵＴにモード設定情報が
入力された場合、ＤＵＴは、アドレス情報が示すメモリ
セルのヒューズに高電流を供給することによりヒューズ
の切断を行い、不良なメモリセルを冗長セルに置換し、
メモリセルの救済を行う。また、試験装置１００は、Ｄ
ＵＴにモード設定情報を入力した後、ヒューズを切断す
るヒューズ切断パルスを入力し、ＤＵＴの不良メモリセ
ルのヒューズを切断してもよい。

【００８０】また、他の例では、ドライバ部２８０は、
フェイルメモリ２００及びパターン発生部１１０のそれ
ぞれから出力され、ＤＵＴ毎処理部１２０及びＤＵＴ毎
処理部２７０を介して入力されたアドレス情報及びモー
ド設定情報のそれぞれをＤＵＴに供給してもよい。ＤＵ
Ｔは、入力されたアドレス情報をレジスタに記憶し、レ
ジスタに記憶されたアドレス情報に基づいて、ヒューズ
の切断処理を行ってもよい。

【００８１】本実施形態係る試験装置１００によれば、
フェイルメモリ２００が発生した個別データを、ドライ
バボードであるＤＵＴ毎処理部２７０に供給するための
パスを設けることにより、フェイルメモリ２００が発生
した個別データをドライバボードであるＤＵＴ毎処理部
２７０からＤＵＴに供給することができる。したがっ
て、非常に大きな記憶領域を有するフェイルメモリ２０
０を有効に利用することができる。

【００８２】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施形態に記載の範囲
には限定されない。上記実施形態に、多様な変更または
改良を加えることができる。そのような変更または改良
を加えた形態も本発明の技術的範囲に含まれ得ること
が、特許請求の範囲の記載から明らかである。

【００８３】

【発明の効果】上記説明から明らかなように、本発明に
よれば複数の電気部品に短時間にデータを書き込むこと
ができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態に係る試験装置の構成図
である。

【図２】 本発明の一実施形態に係る試験装置における
動作を説明する図である。

【図３】 本発明の一実施形態に係る記憶部に格納され
たデータを説明する図である。

【図４】 本発明の一実施形態に係る試験装置における
ＤＵＴに入力される信号を説明する図である。

【図５】 本発明の他の実施形態に係る試験装置の構成
図である。

【図６】 本発明の他の実施形態に係る試験装置の構成
図である。

【図７】 タイミング発生部１０５及び波形整形部１２
４の構成図である。

【図８】 本発明の他の実施形態に係る試験装置の構成
図である。

【符号の説明】

１００ 試験装置 １０５ タイ
ミング発生部 １１０ パターン発生部 １２０ ＤＵ
Ｔ毎処理部 １２２ マルチプレクサ １２４ 波形
整形部 １２６ 制御部 １２８ アド
レスポインタ １３０ メモリ １３２ 比較
部 １３４ 変換部 １４０ ドラ
イバ部 １５０ コンパレータ部 １６０ 接触
部 １７０ テスタ制御部 ２００ フェ
イルメモリ ２０２ マルチプレクサ ２１０ 第１
基準遅延発生部 ２１２ 第２基準遅延発生部 ２１４ 第１
基準遅延設定メモリ ２１６ 第２基準遅延設定メモリ ２１８ 波形
制御部 ２２０ 第１基準遅延選択部 ２２２ 第２
基準遅延選択部 ２２４ 微小遅延制御部 ２３０ 補正
メモリ ２３８ 加算器 ２６２ 第１
可変遅延回路部 ２６４ 第２可変遅延回路部 ２６６ ＲＳ
ラッチ ２７０ ＤＵＴ毎処理部 ２７２ マル
チプレクサ ２７４ 波形整形部 ２８０ ドラ
イバ部 ２８２ マルチプレクサ ２８４ 書込
禁止制御部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｙ (72)発明者 馬場 忠彦 東京都練馬区旭町１丁目32番１号株式会社 アドバンテスト内 Ｆターム(参考） 2G132 AA08 AB04 AC03 AD06 AE06 AE08 AE14 AE18 AE22 AG01 AG08 AL09 AL25 5B003 AA05 AB05 AC06 AD03 5L106 AA10 DD01 DD21 DD22 GG07

Claims (16)

【特許請求の範囲】
1. 【請求項１】 複数の電気部品にデータを書き込むデー
   タ書込装置であって、 複数の前記電気部品に共通して供給すべき共通データを
   発生するパターン発生部と、 複数の前記電気部品のそれぞれに供給すべき個別データ
   を発生する個別データ発生部と、 前記共通データ又は前記個別データのいずれかを選択す
   る複数の第１選択部と、 複数の前記選択部が選択した前記共通データ又は前記個
   別データを複数の前記電気部品のそれぞれに供給する複
   数の第１供給部とを備えることを特徴とするデータ書込
   装置。
2. 【請求項２】 前記パターン発生部は、複数の前記電気
   部品にデータを書き込ませる制御をする書込制御信号を
   さらに発生し、当該書込制御信号を前記電気部品に供給
   することを特徴とする請求項１に記載のデータ書込装
   置。
3. 【請求項３】 前記共通データ又は前記個別データのい
   ずれを前記電気部品に書き込むかを制御する選択制御信
   号を複数の前記選択部に出力する選択制御部をさらに備
   え、 複数の前記選択部のぞれぞれは、前記選択制御信号に基
   づいて、前記共通データ又は前記個別データのいずれか
   を選択することを特徴とする請求項１に記載のデータ書
   込装置。
4. 【請求項４】 複数の前記選択部のそれぞれが選択した
   前記共通データ又は前記個別データを遅延させるタイミ
   ングを発生するタイミング発生部と、 前記タイミング発生部が発生した前記タイミングに基づ
   いて、複数の前記選択部のそれぞれが選択した前記共通
   データ又は前記個別データをそれぞれ遅延させる複数の
   波形整形部とをさらに備えることを特徴とする請求項１
   に記載のデータ書込装置。
5. 【請求項５】 前記タイミング発生部は、 第１の周期を有する第１タイミング信号を発生する第１
   基準遅延発生部と、 第２の周期を有する第２タイミング信号を発生する第２
   基準遅延発生部とを有し、 前記波形整形部は、前記第１タイミング信号及び／又は
   前記第２タイミング信号に基づいて、前記共通データ又
   は前記個別データを遅延させることを特徴とする請求項
   ４に記載のデータ書込装置。
6. 【請求項６】 前記波形整形部は、前記第１タイミング
   信号に基づいて、前記共通データ又は前記個別データの
   立ち上がりのタイミングを遅延させ、前記第２タイミン
   グ信号に基づいて、前記共通データ又は前記個別データ
   の立ち下がりのタイミングを遅延させることを特徴とす
   る請求項５に記載のデータ書込装置。
7. 【請求項７】 前記波形整形部は、前記共通データ又は
   前記個別データを、前記第１の周期及び前記第２の周期
   より短い時間遅延させる微小遅延制御部をさらに有する
   ことを特徴とする請求項５に記載のデータ書込装置。
8. 【請求項８】 前記微小遅延制御部は、複数の前記波形
   整形部のそれぞれが出力する信号のスキューを補正する
   補正値を格納する補正メモリを含み、前記補正メモリに
   格納された前記補正値に基づいて、前記共通データ又は
   前記個別データを遅延させることを特徴とする請求項７
   に記載のデータ書込装置。
9. 【請求項９】 前記個別データ発生部は、複数の前記電
   気部品のそれぞれに供給すべき複数の前記個別データ、
   及び複数の前記電気部品において複数の前記個別データ
   のそれぞれを書き込むべきアドレスを示す複数のアドレ
   ス信号を発生し、 複数の前記第１供給部のそれぞれは、複数の前記電気部
   品のそれぞれに、複数の前記個別データのそれぞれを供
   給し、 複数の前記電気部品のそれぞれに、複数の前記アドレス
   信号のそれぞれを供給する複数の第２供給部をさらに備
   えることを特徴とする請求項１に記載のデータ書込装
   置。
10. 【請求項１０】 前記第１選択部及び前記第１供給部を
    含む第１電気部品毎処理部と、 前記第２供給部を含む第２電気部品毎処理部とをさらに
    備え、 前記第２供給部は、前記第１電気部品毎処理部を介して
    前記個別データ発生部から受け取った前記アドレス信号
    を前記電気部品に供給することを特徴とする請求項９に
    記載のデータ書込装置。
11. 【請求項１１】 前記電気部品は、アドレスと対応づけ
    られたメモリセルを有するメモリであり、 不良の前記メモリセルを検出する検出部をさらに備え、 前記個別データ発生部は、前記検出部が検出した不良の
    前記メモリセルのアドレス情報、及び前記アドレス情報
    を書き込むべき前記メモリセルのアドレスを示す前記ア
    ドレス信号を発生し、 前記第１供給部は、前記アドレス情報を前記メモリに供
    給し、 前記第２供給部は、前記アドレス信号を前記メモリに供
    給することを特徴とする請求項９に記載のデータ書込装
    置。
12. 【請求項１２】 前記電気部品は、アドレスと対応づけ
    られたメモリセルを有するメモリであり、 前記個別データ発生部は、不良の前記メモリセルを検出
    する検出部が検出した不良の前記メモリセルのアドレス
    情報を発生し、 前記電気部品の動作モードを、前記メモリセルの救済を
    行うリペアモードに設定するモード設定情報を発生する
    モード設定情報発生部と、 前記第１選択部及び前記第１供給部を含む第１電気部品
    毎処理部と、 前記第１電気部品毎処理部を介して前記個別データ発生
    部及び前記モード設定情報発生部のそれぞれから受け取
    った前記アドレス情報及び前記モード設定情報のそれぞ
    れを前記電気部品に供給する第２供給部とをさらに備え
    ることを特徴とする請求項１に記載のデータ書込装置。
13. 【請求項１３】 複数の電気部品にデータを書き込むデ
    ータ書込方法であって、 複数の前記電気部品に共通して供給すべき共通データを
    発生するパターン発生段階と、 複数の前記電気部品のそれぞれに供給すべき個別データ
    を発生する個別データ発生段階と、 前記共通データ又は前記個別データのいずれかを選択す
    る複数の第１選択段階と、 複数の前記選択段階において選択された前記共通データ
    又は前記個別データを複数の前記電気部品のそれぞれに
    供給する複数の第１供給段階とを備えることを特徴とす
    るデータ書込方法。
14. 【請求項１４】 複数の電気部品を同時に試験する試験
    装置であって、 複数の前記電気部品に共通して書き込む共通データと、
    前記電気部品から出力されると期待される期待値データ
    とを発生するパターン発生部と、 前記共通データを複数の前記電気部品に供給するととも
    に、複数の前記電気部品から出力される出力データを受
    け取る接触部と、 前記接触部が複数の前記電気部品のそれぞれから受け取
    った出力データと前記期待値データとをそれぞれ比較す
    る複数の比較部と、 複数の前記比較部のそれぞれによる比較結果に基づいた
    情報を、複数の前記電気部品のそれぞれにほぼ同時に供
    給する複数の比較結果供給部とを有することを特徴とす
    る試験装置。
15. 【請求項１５】 前記比較部による比較結果を前記電気
    部品のピンの並びに合わせて記憶する記憶部と、 前記記憶部に記憶された前記比較結果を所定の並びに並
    び替える並替部とをさらに備えることを特徴とする請求
    項１４に記載の試験装置。
16. 【請求項１６】 複数の電気部品を同時に試験する試験
    方法であって、 複数の前記電気部品に共通して書き込む共通データと、
    前記電気部品から出力されると期待される期待値データ
    とを発生するパターン発生ステップと、 前記共通データを複数の前記電気部品に供給するととも
    に、複数の前記電気部品から出力される出力データを受
    け取る供給受取ステップと、 供給受取ステップで複数の前記電気部品のそれぞれから
    受け取った出力データと前記期待値データとをそれぞれ
    比較する比較ステップと、 前記比較ステップにおける、それぞれの比較結果に基づ
    いた情報を、複数の前記電気部品のそれぞれにほぼ同時
    に供給する比較結果供給ステップとを備えることを特徴
    とする試験方法。