JP2003344505A - Ｌｓｉテストシステム - Google Patents

Abstract

(57)【要約】 【課題】複数のＤＵＴをフレームに搭載してテストする
場合にテストシステムの使用効率を悪化させることなく
テストを行うことができ、テスト工程のスループットも
向上させることが可能になるを提供する 【解決手段】複数のＤＵＴを搭載するために設けられ、
複数のＤＵＴにテスト信号を供給する入力配線２１、２
２および複数のＤＵＴのテスト出力信号が出力する出力
配線２３を有し、テスト工程の進行に伴って搬送される
複数のフレーム２０と、各フレーム上のＤＵＴに供給す
るためのテスト波形信号を生成し、ＤＵＴのテスト出力
信号を取り込んで期待値と比較する測定ユニットが複数
のフレームに対応して設けられ、１つのフレームを１つ
のＤＵＴとみなして複数のフレームに対して同時に測定
を行うＬＳＩテスタ１０とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩの製造過程
においてウェーハから切断されたＬＳＩチップの電気的
特性をテストするＬＳＩテストシステムに係り、特に１
つのフレーム上に複数のＬＳＩチップを搭載した状態で
個々のＬＳＩチップをテストするＬＳＩテストシステム
に関するもので、例えばチップ状態で出荷する前のテス
ト工程またはチップの積層実装による製品化を行う前の
テスト工程で使用される。

【０００２】

【従来の技術】ＬＳＩの製造過程において、ウェーハテ
ストで選別された良品のＬＳＩチップ領域がウェーハか
ら切断されたＬＳＩチップ単体を被テストデバイス（以
下、ＤＵＴと呼ぶ）として電気的特性のテストを行う。
このテスト工程に際して、個々のＤＵＴの厚さは一般に
薄く、ＤＵＴの搬送に伴ってクラック等が入る危険性が
高いので、強度を持たせたフレーム上にＤＵＴを搭載し
て搬送している。この際、同時に多数のＤＵＴを搬送し
てテスト効率を高めるために、フレーム上に複数のＤＵ
Ｔを搭載し、同時に複数個のＤＵＴをテストする方式が
採用されている。

【０００３】図６は、フレーム上に複数のＤＵＴを搭載
して搬送する形態でテストを行うＬＳＩテストシステム
の従来例を示している。

【０００４】図６中、ＬＳＩテスタ７０は、ＣＰＵ７
１、タイミング発生器７２、パターン発生器７３のほ
か、フレーム８０上の例えば４個のＤＵＴ１〜ＤＵＴ４
を同時にテストするために複数の測定ユニット７４１〜
７４４を備えている。上記各測定ユニットは、それぞれ
波形生成器７５、複数のドライバを含む入出力部７６、
比較器７７から構成される。

【０００５】上記構成のＬＳＩテスタにおいて、パター
ン発生器７３は、ＣＰＵ７１により制御されるタイミン
グ発生器７２から発生するタイミング信号を受けてテス
トパターン信号を発生し、各測定ユニット７４１〜７４
４の波形生成器７５に供給する。各測定ユニット７４１
〜７４４は、波形生成器７５の出力信号をドライバを介
して対応するＤＵＴ１〜ＤＵＴ４のテスト入力として供
給し、ＤＵＴ１〜ＤＵＴ４のテスト出力を比較器７７で
期待値と比較する。この比較結果はＣＰＵ７１に取り込
まれる。

【０００６】図７は、ウェーハテスト工程から出荷まで
の間に複数ＤＵＴをフレームに搭載してテストを行う場
合の一般的な工程およびフレームの搬送形態の一例を示
している。

【０００７】ウェーハテスト工程で良品であったＤＵＴ
は、キャリア・インサート工程でフレームに複数個搭載
される（フレーム本体に保持されたキャリアフィルム上
に実装される）。その後、このフレーム形態で、テスト
Ａ（簡易テスト）、バーインテスト、テストＢ（低温条
件でのテスト）、テストＣ（高温条件でのテスト）まで
順次行われる。そして、キャリア・エクストラクト工程
でフレームから各ＤＵＴが外され、良品のＤＵＴのみが
次工程へ進む。

【０００８】図８は、図７に示した工程を従来例のＬＳ
Ｉテストシステムを用いて実行する際のテスト結果の良
否に対する処理の一例を示す。

【０００９】フレームに搭載された各ＤＵＴは、工程ご
とに良品、不良品の判定が行われ、一度、不良品と判定
された場合には、次の工程ではそのＤＵＴのテストはテ
スト対象外となり、テストは行われない。つまり、ある
テスト項目であるＤＵＴの不良を検出すると、次のテス
ト項目ではその不良ＤＵＴを除外する。

【００１０】このようにテスト対象外となったＤＵＴが
ある場合には、テスタの測定系の使用率が下がる。図８
に示した例では、テストＣの工程では、４つの測定ユニ
ットの内、１ユニットしか使用されていないことにな
る。

【００１１】したがって、ＬＳＩテスタの複数の測定系
のうちで不良ＤＵＴに対応する測定ユニットは使用され
ないので、テストシステムの使用効率が悪くなり、テス
トコストの増大を招いてしまう。

【００１２】即ち、ＬＳＩテスタは一般に高額であり、
測定系も含めて使用効率を高めることがテストコストを
抑える上でも重要となっているが、不良ＤＵＴが存在し
た場合にその存在する割合とともにテスト工程のスルー
プットも悪化してしまうので、複数個のＤＵＴを同時に
搬送して効率良くテストを行うというメリットも最大限
に引き出せなくなる。

【００１３】

【発明が解決しようとする課題】上記したように従来の
ＬＳＩテストシステムは、複数のＤＵＴをフレームに搭
載してテストする場合にテストシステムの使用効率が悪
くなり、テストコストの増大を招いてしまうという問題
があった。

【００１４】本発明は上記の問題点を解決すべくなされ
たもので、複数のＤＵＴをフレームに搭載してテストす
る場合に、テストシステムの使用効率を悪化させること
なくテストを行うことができ、テスト工程のスループッ
トも向上させることが可能になるＬＳＩテストシステム
を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明のＬＳＩテストシ
ステムは、複数の被測定デバイスを搭載するために設け
られ、前記複数の被測定デバイスにテスト信号を供給す
る入力配線および複数の被測定デバイスのテスト出力信
号が出力する出力配線を有し、テスト工程の進行に伴っ
て搬送される複数のフレームと、前記各フレーム上の被
測定デバイスに供給するためのテスト波形信号を生成
し、前記被測定デバイスのテスト出力信号を取り込んで
期待値と比較する測定ユニットが前記複数のフレームに
対応して設けられ、１つのフレームを１つの被測定デバ
イスとみなして複数のフレームに対して同時に測定を行
うＬＳＩテスタとを具備することを特徴とする。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１７】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るＬＳＩテストシステムを示している。

【００１８】このＬＳＩテストシステムは、前述した従
来例のＬＳＩテストシステムと比べて、ＬＳＩテスタ１
０により複数のフレーム２０を同時にテストするように
構成されている点と、各フレーム２０は搭載する複数の
ＤＵＴ（同一種類のもの）に共通に接続されているフレ
ーム内配線を有し、１フレームを１ＤＵＴとみなしてテ
ストを行うことが可能になっている点が異なる。

【００１９】上記各フレーム２０は、例えばフレーム本
体により保持されて複数のＤＵＴ（例えば４個のＤＵＴ
１〜ＤＵＴ４）が実装されるキャリアフィルム上にフレ
ーム内配線としてパターン配線が形成されている。

【００２０】このパターン配線は、各ＤＵＴ１〜ＤＵＴ
４に共通に接続されている電源配線（図示せず）のほ
か、各ＤＵＴ１〜ＤＵＴ４に共通に接続されている入力
信号用配線２１と、各ＤＵＴ１〜ＤＵＴ４に個別に接
続されている入力信号用配線２２と、各ＤＵＴ１〜Ｄ
ＵＴ４に共通に接続されている出力信号用配線２３を
含む。

【００２１】一方、ＬＳＩテスタ１０は、ＣＰＵ１１、
タイミング発生器１２、パターン発生器１３、複数のフ
レーム（例えば４個のフレーム１〜４）２０を同時にテ
ストするために複数の測定ユニット１４１〜１４４を備
えている。上記各測定ユニット１４１〜１４４は、それ
ぞれ波形生成器１５、複数のドライバや波形整形用のコ
ンパレータを含む入出力部１６、比較器１７から構成さ
れる。さらに、上記ＬＳＩテスタ１０は、各測定ユニッ
ト１４１〜１４４におけるＤＵＴ１〜ＤＵＴ４毎の判定
結果（比較器出力）を格納する結果格納用メモリ１８を
備えている。

【００２２】図２は、図１中のＤＵＴ別テスト結果格納
方法を説明するために、ＬＳＩテスタ１０の測定ユニッ
ト１４１〜１４４と結果格納用メモリ１８などとの接続
関係を詳細に示している。ここでは、図１中に示した各
フレーム２０に搭載されている複数のＤＵＴ１〜ＤＵＴ
４が例えば非同期タイプのメモリＬＳＩ（例えばＥＤＯ
タイプのＤＲＡＭ）である場合を例にとって示してい
る。

【００２３】ＬＳＩテスタ１０のパターン発生器１３
は、ＣＰＵ１１により制御されるタイミング発生器１２
から発生するタイミング信号を受けてテスト制御信号を
発生し、各測定ユニット１４１〜１４４の波形生成器１
５に供給する。上記テスト制御信号は、アドレス信号、
／ＲＡＳ、／ＣＡＳ、／ＷＥのほか、フレーム２０上の
ＤＵＴ１〜ＤＵＴ４の出力の可否を個別に制御するため
の／ＯＥ１〜／ＯＥ４信号、期待値信号を含む。

【００２４】前記各測定ユニット１４１〜１４４は、波
形生成器１５の出力信号をドライバを介して対応するフ
レーム２０上のＤＵＴ１〜ＤＵＴ４のテスト入力として
供給し、ＤＵＴ１〜ＤＵＴ４のテスト出力を順次に比較
器１７で期待値と比較する。この比較結果は、パターン
発生器１３の出力を用いてＤＵＴ１〜ＤＵＴ４との対応
づけをとりながら結果格納用メモリ１８に格納され、こ
の格納データがＣＰＵ１１に取り込まれる。

【００２５】上記したようにフレーム２０上のＤＵＴ１
〜ＤＵＴ４の入力信号を共通化し、ＤＵＴ１〜ＤＵＴ４
の出力データを時間的にずらして期待値と比較すること
により１フレームを１ＤＵＴとみなしてテストを行うこ
とが可能になる。

【００２６】図３は、図１および図２に示したＬＳＩテ
ストシステムを用いたテスト手法の一例を示すタイミン
グ図である。

【００２７】即ち、フレーム２０上のＤＵＴ１〜ＤＵＴ
４に共通に供給される入力信号（図１中）としては、
フレーム内入力配線２１を経由してアドレス信号、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥが共通に供給される。

【００２８】また、フレーム２０上のＤＵＴ１〜ＤＵＴ
４に個別に供給される入力信号（図１中）としては、
個別に形成されているフレーム内入力配線２２を経由し
て／ＯＥ１〜／ＯＥ４信号が個別に供給される。

【００２９】上記入力信号およびは、ＬＳＩテスタ
１０のタイミング発生器１２、パターン発生器１３から
の信号に基づいて各測定ユニット１４１〜１４４内の波
形生成器１５により生成され、ドライバから供給され
る。

【００３０】また、フレーム２０上のＤＵＴ１〜ＤＵＴ
４の出力信号は、フレーム内出力配線２３を経由して出
力データ（図１中）としてＬＳＩテスタ１０へ送ら
れ、対応する測定ユニット１４１〜１４４内の比較器１
７へ入力されて期待値と比較され、良／不良の判定が行
われる。この場合、ＤＵＴ１〜ＤＵＴ４の出力は同一配
線（出力信号配線２３）を経由してＬＳＩテスタ１０へ
送られるので、ＤＵＴ個々の良／不良の判定は、ＤＵＴ
１〜ＤＵＴ４からそれぞれ出力するタイミングをずらし
てその都度判定を行う。

【００３１】本例では、ＤＵＴ１〜ＤＵＴ４の出力タイ
ミングを時間的に一定時間毎に遅らせ、その出力タイミ
ングに合わせて４回の判定を行うことになる。この際、
／ＯＥ１〜／ＯＥ４のタイミングを変えることでＤＵＴ
１〜ＤＵＴ４の出力タイミングを制御する。したがっ
て、図３中のサイクル１〜サイクル４に対応して、／Ｏ
Ｅ１〜／ＯＥ４が活性（本例では"Ｌ"レベル）化してＤ
ＵＴ１〜ＤＵＴ４の出力Ｄ〜Ｄが出力データ（図１
中）としてＬＳＩテスタ１０へ送られる。

【００３２】また、前記良／不良の判定は、比較器１７
による期待値との比較により行われるが、各判定結果と
ＤＵＴ１〜ＤＵＴ４の対応付けが必要となるので、各Ｄ
ＵＴ１〜ＤＵＴ４毎の判定結果を結果格納用メモリ１８
に格納する。

【００３３】結果格納用メモリ１８は、図２中に示すよ
うに、メモリ部１８１とメモリインターフェイス部１８
２とで構成される。メモリインターフェイス部１８２
は、パターン発生器１３から出力される／ＯＥ１〜／Ｏ
Ｅ４信号によりメモリ部１８１の格納先アドレスを変え
るようにに制御を行う機能と、比較器１７からの出力信
号が不良の時（本例では"１"の時）にメモリ部１８１
へ"１"を設定する機能と、ＣＰＵ１１からのアクセスに
よりメモリ部１８１内のデータを読み出す機能を有す
る。

【００３４】図４は、図２中のメモリインターフェイス
部１８２の回路構成の一例を示す。

【００３５】この回路は、ｎ個のレジスタ（レジスタ１
〜レジスタｎ）ＲＥＧ１〜ＲＥＧｎと、この各レジスタ
ＲＥＧ１〜ＲＥＧｎへ"１"を設定するためのＳｅｔ信号
入力"１"の通過を許可／禁止するようにオン／オフ制御
されるスイッチＳＷ１〜ＳＷｎ群と、Ｓｅｔ信号入力"
１"の通過を許可／禁止するように制御するためのリレ
ースイッチＳＷＸを有する。なお、各レジスタＲＥＧ１
〜ＲＥＧｎはテスト前の初期値として予め"０"が設定さ
れるものとする。

【００３６】前記各スイッチＳＷ１〜ＳＷｎは、それぞ
れ対応してＯＥ１〜ＯＥｎ信号によりスイッチ制御さ
れ、それぞれ対応してＯＥ１〜ＯＥｎ信号が"Ｈ"（つま
り、／ＯＥ１〜／ＯＥｎ信号が"Ｌ"）の時にオンにな
り、そうでない時にオフになる。

【００３７】また、前記リレースイッチＳＷＸは、比較
器１７の出力によりスイッチ制御され、比較器１７の出
力が良（"１"）の時にオンになる。

【００３８】したがって、ＯＥ１信号が"１"のサイクル
では、スイッチＳＷ１がオンになり、比較器１７からの
信号が"１"ならばＳｅｔ信号入力用のリレースイッチＳ
ＷＸもオンになり、レジスタＲＥＧ１へ"１"が設定され
ることになる。

【００３９】以下、上記サイクルの動作と同様に、ＯＥ
２信号が"１"のサイクルではレジスタＲＥＧ２へ、ＯＥ
３信号が"１"のサイクルではレジスタＲＥＧ３へ、ＯＥ
４信号が"１"のサイクルではレジスタＲＥＧ４へＳｅｔ
信号"１"が設定されることになる。

【００４０】このレジスタＲＥＧ１〜ＲＥＧｎの値をＣ
ＰＵ１１により読み出し、例えばレジスタＲＥＧ１が"
１"ならばＤＵＴ１は不良であると認識される。

【００４１】図５（ａ）乃至（ｃ）は、第１の実施形態
のＬＳＩテストシステムを用いて図７に示したテスト工
程を実行する際の一部の工程（例えばテストＢ〜キャリ
ア・エクストラクト）を説明するために示している。こ
こでは、各工程での判定結果をＤＵＴ毎に○、×で示し
ている。

【００４２】本例のＬＳＩテストシステムでは、ＤＵＴ
１〜ＤＵＴ４が搭載されたフレームを１ＤＵＴとみなし
てテストを行うようにＬＳＩテスタの測定ユニットが割
り付けられているので、最大４フレームの同時測定が可
能となっている。

【００４３】この際、各フレームにはフレーム番号を付
け、このフレーム番号単位で良／不良の判定を行ってい
く。本例では、フレーム１〜４に対応してフレーム番号
００１〜００４が付けられている。

【００４４】テストＢの工程で図５（ａ）中に示すよう
な判定結果だったとする。この場合、フレーム内で１つ
でも良品のＤＵＴがあれば、フレームとしては良品と判
定し、次のテストＣの工程へ進む。本例では、テストＢ
の工程では、フレーム番号００３のフレームが全ＤＵＴ
とも不良であるので、このフレームを不良と判定して次
の工程へは進まずにリジェクトする。

【００４５】また、この時のＤＵＴ毎のテスト結果をホ
ストコンピュータへ転送し、フレーム番号毎に格納して
おく。例えばフレーム番号００１のＤＵＴ１〜ＤＵＴ４
に対応して、テスト結果○、×、○、○が格納される。

【００４６】次に、テストＣの工程では、フレーム番号
００５を新たに加えて４フレームのテストを同時に行
う。この際、前のテストＢの工程で不良と判定されたＤ
ＵＴに対してはテストを行わない。

【００４７】このテストＣの工程の判定結果が図５
（ｂ）中に示すようになった（例えばフレーム番号００
１では、新たにＤＵＴ３が不良と判定された）ものとす
る。この場合、全フレームとも良品のＤＵＴが存在する
ので、全フレームを良品と判定し、次のキャリア・エク
ストラクト工程へ進む。また、この時のＤＵＴ毎のテス
ト結果（それまでのテスト工程のテスト結果の累積）を
ホストコンピュータへ転送し、上書きする。例えばフレ
ーム番号００１のＤＵＴ１〜ＤＵＴ４に対応して、テス
ト結果の累積○、×、×、○が格納される。

【００４８】キャリア・エクストラクト工程では、図５
（ｃ）中に示すように、ホストコンピュータからＤＵＴ
毎のテスト結果を参照し、フレーム毎に良品と不良品を
認識し、ＤＵＴが実装されたキャリアフィルムをフレー
ム本体から取り外し、良品のＤＵＴのみを選別し、フレ
ーム本体は再利用のために回収する。

【００４９】上記実施形態のようなＬＳＩテストシステ
ムによれば、テスト工程の進行に伴って搬送されるフレ
ーム上に搭載された同じ構成を有する複数のＬＳＩチッ
プ単体（ＤＵＴ）をテストする際、複数のＤＵＴに接続
されたテスト信号入力用の入力配線およびテスト出力信
号用の出力配線をフレームに持たせている。そして、Ｌ
ＳＩテスタは、前記ＤＵＴに供給するためのテスト波形
信号を生成し、ＤＵＴのテスト出力信号を取り込んで期
待値と比較する測定ユニットを複数のフレームに対応し
て設けられている。

【００５０】具体例としては、前記フレームには、複数
のＤＵＴに共通に接続され、ＬＳＩテスタからテスト波
形信号が供給される入力配線と、複数のＤＵＴに共通に
接続されたテスト出力信号用の配線と、複数のＤＵＴに
対応して個別に設けられ、ＬＳＩテスタから各ＤＵＴの
出力信号を時間的にずらせるように制御するための制御
信号が供給される入力配線を持たせる。ここで、本例の
ようにＤＵＴがＥＤＯタイプのＤＲＡＭである場合に
は、制御信号として出力イネーブル信号を用いたが、Ｄ
ＵＴが例えば同期タイプのメモリＬＳＩ（ＳＤＲＡＭ）
である場合には例えば同期信号のタイミングをずらすよ
うにすればよい。

【００５１】これにより、ＬＳＩテスタは、ＤＵＴ毎の
出力を区別し、その出力をそれぞれ期待値と比較するこ
とで良／不良の判定をし、その判定結果をメモリ装置に
格納し、このメモリ装置から判定結果を読み出すことに
より、ＤＵＴ個々の良／不良の判定を行うことが可能に
なる。つまり、フレーム内で複数のＤＵＴをほぼ同時に
測定することにより同時測定個数を増やすことが可能に
なる。

【００５２】この際、１つのフレームを１つのＤＵＴと
みなしてテストすることが可能になるので、あるテスト
工程で不良が検出されたＤＵＴが存在しても、次のテス
ト工程では上記不良ＤＵＴを除外して１フレームを１Ｄ
ＵＴとみなしてテストすることが可能になる。

【００５３】したがって、テストシステムの利用効率を
悪化させることはない。また、１つのフレームを１つの
被測定デバイスとみなして複数のフレームに対して同時
に測定を行うので、システム全体で同時テストが可能な
ＤＵＴの個数が増えることになり、テスト工程のスルー
プットも向上させることが可能になる。

【００５４】例えば図７に示した一般的なテスト工程に
おいて、テストＢの工程での不良フレームが５％検出さ
れたとする。この場合、従来のテストシステムでは、次
のテストＣの工程では単純に計算すると５％分の測定ユ
ニットは使用されずに未稼働となる。例えばテスタの稼
働時間が１ヶ月で５７６時間とすると、未稼働時間は月
当たり約２８時間、１年間では３３６時間となり、テス
トシステムの約０．５台分が未稼働であったことにな
る。

【００５５】これに対して本例のテストシステムでは、
テストＣの工程でも測定ユニットの使用率が１００％で
あるので、測定ユニットの未稼働時間は０時間となり、
前述したようにフレームに複数のＤＵＴを搭載した搬送
形態で同時測定をテスタの稼働率を落とすことなく行う
ことができる。

【００５６】また、従来のテストシステムでは、１フレ
ームのＤＵＴに対して１サイクルの波形の入出力を必要
とするだけであるが、本例のテストシステムでは、１フ
レームで４回の判定を行うので、４サイクル分の波形の
入出力が必要となり、３サイクル分のテスト時間が余分
に必要になる。この場合、メモリＬＳＩをＤＵＴとする
一般的なテストではデータの書き込みサイクルと読み出
しサイクルをＤＵＴの全メモリセルに対して行うので、
本例のテストシステムでは、読み出しサイクルで３サイ
クル分のテスト時間が余分に必要になる。

【００５７】ここで、１サイクルの時間を１１０ｎｓと
仮定すると、従来のテストシステムによる１メモリセル
当たりのテスト時間は、書き込みサイクル１１０ｎｓと
読み出しサイクル１１０ｎｓの合計で２２０ｎｓとな
る。

【００５８】これに対して、本例のテストシステムによ
る１メモリセル当たりのテスト時間は、書き込みサイク
ルは１１０ｎｓと変わらないが、読み出しサイクルは１
１０ｎｓのほかに、判定処理に必要なサイクル（例えば
１回４０ｎｓ）として４０ｎｓ×３回＝１２０ｎｓが余
分に必要となり、合計で３４０ｎｓとなる。従って、テ
スト時間は、従来のテストシステムに比較して、３４０
／２２０＝約１．５倍となる。しかし、本例のテストシ
ステムは、同時テストが可能なＤＵＴの個数が多いの
で、従来のテストシステムでは４個のＤＵＴをテストす
るのに要する時間が２２０ｎｓ×４＝８８０ｎｓである
のに対して、３４０ｎｓで４個のＤＵＴをテストするこ
とが可能になる。結局、本例のテストシステムは、読み
出しサイクルで３サイクル分のテスト時間が余分に必要
になるデメリット分が存在しても、従来のテストシステ
ムに比較して、８８０／３４０＝約２．６倍のスループ
ット向上を見込むことが可能になる。

【００５９】しかも、本例のテストシステムは、現行の
ＬＳＩテスタへ結果格納用メモリなどの簡単な回路の追
加と、ＤＵＴ搭載用フレームへパターン配線の追加を行
うのみで構成することが可能であるので、現行のテスト
システムをリソースの大きな変更を伴うことなく活用す
ることができる。また、判定処理に際して、従来例の１
回の判定に対して４回の判定を行うことによるテスト時
間の増加は、１測定ユニット当たりの同時測定個数が増
えていることによるスループット向上により十分にカバ
ーすることができる。

【００６０】

【発明の効果】上述したように本発明のＬＳＩテストシ
ステムによれば、複数のＤＵＴをフレームに搭載してテ
ストする場合に、複数のＤＵＴをほぼ同時にテストする
ことが可能になり、ＬＳＩテスタの測定ユニットの使用
効率を向上させることができ、テストシステムの使用効
率を悪化させることなくテストを行うことができ、テス
ト工程のスループットも向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＬＳＩテストシ
ステムを概略的に示す構成図。

【図２】図１中のＬＳＩテスタの測定ユニットと結果格
納用メモリなどとの接続関係を詳細に示すブロック図。

【図３】図１および図２に示したＬＳＩテストシステム
を用いたテスト手法の一例を示すタイミング図。

【図４】図２中のメモリインターフェイス部の一例を示
す回路図。

【図５】第１の実施形態のＬＳＩテストシステムを用い
て図７に示したテスト工程を実行する際の一部の工程を
説明するために示す図。

【図６】フレーム上に複数のＤＵＴを搭載して搬送する
形態でテストを行うＬＳＩテストシステムの従来例を概
略的に示す図。

【図７】ウェーハテスト工程から出荷までの間に複数Ｄ
ＵＴをフレームに搭載してテストを行う場合の一般的な
工程およびフレームの搬送形態の一例を示す図。

【図８】図７に示した工程を従来例のＬＳＩテストシス
テムを用いて実行する際のテスト結果の良否に対する処
理の一例を示す図。

【符号の説明】

１０…ＬＳＩテスタ、 ２０…フレーム、 ２１、２２…フレーム内入力配線、 ２３…フレーム内出力配線。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA00 AB01 AC03 AD10 AE14 AE18 AE22 AG01 AL25 4M106 AA02 AA04 BA01 DD23

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の被測定デバイスを搭載するために
   設けられ、前記複数の被測定デバイスにテスト信号を供
   給する入力配線および前記複数の被測定デバイスのテス
   ト出力信号が出力する出力配線を有し、テスト工程の進
   行に伴って搬送される複数のフレームと、 前記各フレーム上の被測定デバイスに供給するためのテ
   スト波形信号を生成し、前記被測定デバイスのテスト出
   力信号を取り込んで期待値と比較する測定ユニットが前
   記複数のフレームに対応して設けられ、１つのフレーム
   を１つの被測定デバイスとみなして複数のフレームに対
   して同時に測定を行うＬＳＩテスタとを具備することを
   特徴とするＬＳＩテストシステム。
2. 【請求項２】 前記フレームは、 前記複数の被測定デバイスに共通に接続され、前記ＬＳ
   Ｉテスタからテスト波形信号が供給される入力配線と、 前記複数の被測定デバイスに対応して個別に設けられ、
   前記ＬＳＩテスタから各被測定デバイスの出力信号を時
   間的にずらせるように制御するための制御信号が供給さ
   れる入力配線と、 前記複数の被測定デバイスに共通に接続され、複数の被
   測定デバイスからテスト出力信号が出力する出力配線を
   具備することを特徴とする請求項１記載のＬＳＩテスト
   システム。
3. 【請求項３】 前記各被測定デバイスの出力信号を時間
   的にずらせるように制御するための制御信号は、被測定
   デバイスの出力の可否を制御するための出力イネーブル
   信号であることを特徴とする請求項２記載のＬＳＩテス
   トシステム。
4. 【請求項４】 前記ＬＳＩテスタは、前記測定ユニット
   で得られた比較結果を前記被測定デバイス別に対応して
   格納するメモリ装置をさらに具備することを特徴とする
   請求項１乃至３のいずれか１項に記載のＬＳＩテストシ
   ステム。
5. 【請求項５】 前記ＬＳＩテスタは、前記各被測定デバ
   イス毎に前記出力イネーブル信号を供給制御するための
   パターン発生器と、前記測定ユニットで得られた比較結
   果を前記パターン発生器により制御される格納アドレス
   に格納するメモリ装置をさらに具備することを特徴とす
   る請求項１乃至３のいずれか１項に記載のＬＳＩテスト
   システム。