JP2008101967A

JP2008101967A - 半導体試験装置

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Publication number: JP2008101967A
Application number: JP2006283574A
Authority: JP
Inventors: Akira Hotta; 明堀田
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2006-10-18
Filing date: 2006-10-18
Publication date: 2008-05-01
Anticipated expiration: 2026-10-18
Also published as: JP4844344B2

Abstract

【課題】テスト時間が短縮できると共に複数デバイスからの出力信号を同一ピンに入力して行う並列判定においても各デバイスの判定結果を保持することが可能な半導体試験装置を実現する。
【解決手段】被試験対象である複数のデバイスからの出力信号を同一ピンに入力して良否判定する半導体試験装置において、良否判定する複数の判定部と、デバイス毎に複数の判定部のうちの１つを選択して動作可能状態に制御するパターン発生部とを備える。
【選択図】図１

Description

本発明は、半導体試験装置に関し、テスト時間が短縮できると共に複数デバイスからの出力信号を同一ピンに入力して行う並列判定においても各デバイスの判定結果を保持することが可能な半導体試験装置に関する。

従来の半導体試験装置に関連する先行技術文献としては次のようなものがある。

特開平１１−０６４４５４号公報

図５はこのような従来の半導体試験装置を示す構成ブロック図である。図５において１はパターンを発生させるパターン発生部、２，３及び４は被試験対象のデバイスに信号を出力するドライバ、５は被試験対象のデバイスから出力される信号が入力されるコンパレータ、６はコンパレータ５の出力を良否判定する判定部、７は判定部６で判定するタイミング（ストローブ信号）を発生するタイミング発生部である。

パターン発生部１、ドライバ２、ドライバ３、ドライバ４、コンパレータ５、判定部６及びタイミング発生部７は半導体試験装置５０を構成している。１００及び１０１は被試験対象であるフラッシュメモリ等のデバイスである。

パターン発生部１の第１の出力端子はドライバ２の入力端子に接続され、ドライバ２の出力端子はデバイス１００及びデバイス１０１のコマンド端子にそれぞれ接続される。パターン発生部１の第２の出力端子はドライバ３の入力端子に接続され、ドライバ３の出力端子はデバイス１００のリードイネーブル端子に接続される。

パターン発生部１の第３の出力端子はドライバ４の入力端子に接続され、ドライバ４の出力端子はデバイス１０１のリードイネーブル端子に接続される。デバイス１００及びデバイス１０１のReady/Busy端子はコンパレータ５の入力端子に接続され、コンパレータ５の出力端子は判定部６のデータ入力端子に接続される。

パターン発生部１の第４の出力端子は判定部６の期待値入力端子に接続され、タイミング発生部７の出力端子は判定部６のストローブ信号入力端子に接続される。判定部６の出力はMatch/Unmatch信号として出力され、半導体試験装置５０内部で使用される。

デバイス１００及びデバイス１０１の基本的な動作について説明する。まず、コマンド入力端子にデバイスの動作（リセット、書き込み、読み出し、消去等）を指定したコマンドを入力し、その後にアドレス、若しくは、データを入力する（リセットの場合は不要）。さらに、コマンドを入力し（リセットの場合は不要）、これらの入力が終了すると、入力されたコマンドに従ってデバイスが動作を開始する。

デバイスが動作を開始してから終了するまでの間、デバイスのReady/Busy端子から出力されるReady/Busy信号はローレベルになり（Busy状態）、コマンドで指定された動作が終了するとハイレベルに戻る（Ready状態）。

例えば、デバイスからデータを読み出す場合は、読み出し（リード）のコマンドの１つ目を入力し、その後に読み出したいデータが格納されているアドレスを入力する。そして、読み出し（リード）のコマンドの２つ目を入力する。デバイスが動作を開始するとReady/Busy信号がローレベルになり、リードデータを出力する準備が整うとハイレベルに戻る。リードデータはデバイスのリードイネーブル端子に信号が入力された時に出力される。

このようなデバイスの試験において、デバイス１００のReady/Busy信号がハイレベル、すなわち、デバイス内部の処理が終了した状態（Ready状態）になることをマッチといい、デバイス１００のReady/Busy信号がローレベル、すなわち、デバイス内部の処理が実行状態（Busy状態）のままであることをアンマッチという。

一般的に、デバイスから出力されるReady/Busy信号はオープンドレイン出力となっていてプルアップ抵抗が外付けされているので、出力される論理レベルはReady状態がハイレベルで、Busy状態がローレベルであることが多い。

また、実際のデバイスでは、図５に示すコマンド入力端子は入出力端子となっており、コマンドの他にアドレスの入力及びデータの入出力を行うようになっている。さらに、ビット幅に関しても、通常、８ビットであることが多い。図５においては、説明の簡単のために、コマンド入力端子としてビット幅の表示も省略した。

ここで、図５に示す従来例の動作を図６を用いて説明する。図６は半導体試験装置５０の動作を示したフロー図である。

図６中”Ｓ００１”において半導体試験装置５０は、パターン発生部１からパターンを発生させ、ドライバ２を介してデバイス１００及びデバイス１０１へコマンド、アドレス、若しくは、データを入力する。図６中”Ｓ００２”において半導体試験装置５０は、パターン発生部１からパターンを発生させ、ドライバ３を介してデバイス１００へリードイネーブル信号を入力する。

デバイス１００にリードイネーブル信号が入力されると、デバイス１００はReady/Busy信号が出力可能な状態になる。そして、Ready/Busy信号が出力され、コンパレータ５に入力される。コンパレータ５には予め、比較電圧としてハイレベル電圧”ＶＯＨ”及びローレベル電圧”ＶＯＬ”がそれぞれ設定されている。

判定部６はコンパレータ５の出力及びパターン発生部１から入力される期待値”ＥＸ０１”を、タイミング発生部７から入力されるストローブ信号”ＳＴ０１”のタイミングで比較する。もし、コンパレータ５の出力と期待値”ＥＸ０１”が一致していれば、判定部６から出力されるMatch/Unmatch信号はハイレベルとなる。一方、コンパレータ５の出力と期待値が一致していなければ、判定部６から出力されるMatch/Unmatch信号はローレベルとなる。

図６中”Ｓ００３”において半導体試験装置５０は、Match/Unmatch信号を見てマッチしたか否かを判断し、もし、マッチしている場合には、図６中”Ｓ００３”において半導体試験装置５０は、判定部６をリセットする。

一方、図６中”Ｓ００３”において半導体試験装置５０は、Match/Unmatch信号を見てマッチしたか否かを判断し、もし、マッチしていない場合には、図６中”Ｓ００８”に進む。

図６中”Ｓ００８”において半導体試験装置５０は、マッチ／アンマッチの判断においてタイムアウトしたか否かを判断し、もし、タイムアウトした場合には、”ＦＡＩＬ”の判定をする。

一方、図６中”Ｓ００８”において半導体試験装置５０は、マッチ／アンマッチの判断においてタイムアウトしたか否かを判断し、もし、タイムアウトしていない場合には、図６中”Ｓ００３”へ戻る。

図６中”Ｓ００５”において半導体試験装置５０は、パターン発生部１からパターンを発生させ、ドライバ２を介してデバイス１００及びデバイス１０１へコマンド、アドレス、若しくは、データを入力する。図６中”Ｓ００６”において半導体試験装置５０は、パターン発生部１からパターンを発生させ、ドライバ４を介してデバイス１０１へリードイネーブル信号を入力する。

図６中”Ｓ００７”において半導体試験装置５０は、Match/Unmatch信号を見てマッチしたか否かを判断し、もし、マッチしている場合には、”ＰＡＳＳ”の判定をする。

一方、図６中”Ｓ００７”において半導体試験装置５０は、Match/Unmatch信号を見てマッチしたか否かを判断し、もし、マッチしていない場合には、図６中”Ｓ００９”に進む。

図６中”Ｓ００９”において半導体試験装置５０は、マッチ／アンマッチの判断においてタイムアウトしたか否かを判断し、もし、タイムアウトした場合には、”ＦＡＩＬ”の判定をする。

一方、図６中”Ｓ００９”において半導体試験装置５０は、マッチ／アンマッチの判断においてタイムアウトしたか否かを判断し、もし、タイムアウトしていない場合には、図６中”Ｓ００７”へ戻る。

この結果、パターン発生部１からデバイス１００及びデバイス１０１へコマンド、アドレス、若しくは、データを入力し、デバイス１００へリードイネーブル信号を入力し、判定部６でデバイス１００のマッチ／アンマッチを判定し、マッチしていた場合には判定部６をリセットする。そして、同様に、デバイス１００及びデバイス１０１へコマンド、アドレス、若しくは、データを入力し、デバイス１０１へリードイネーブル信号を入力し、判定部６でデバイス１０１のマッチ／アンマッチを判定し、マッチしていた場合には”ＰＡＳＳ”の判定をすることにより、１つの判定部で２つのデバイスの信号を判定できるので、２つのデバイスをテストすることが可能になる。

しかし、図５に示す従来例では、２つのデバイスを別々にテストし、その間にも判定部６をリセットしているため、同じテストを２回繰り返さなければならないので、テスト時間がかかるという問題があった。

また、２つのデバイスを同時にテストし、デバイス１００がマッチ、デバイス１０１がアンマッチしたとすると、デバイス１００のReady/Busy信号がハイレベル、デバイス１０１のReady/Busy信号がローレベルとなり、コンパレータ５に入力されるレベルはローレベルとなる。

このため、判定部６が１つしかないので、どちらのデバイスで、マッチ、若しくは、アンマッチしたのかが分からないという問題があった。
従って本発明が解決しようとする課題は、テスト時間が短縮できると共に複数デバイスからの出力信号を同一ピンに入力して行う並列判定においても各デバイスの判定結果を保持することが可能な半導体試験装置を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象である複数のデバイスからの出力信号を同一ピンに入力して良否判定する半導体試験装置において、
前記良否判定する複数の判定部と、前記デバイス毎に前記複数の判定部のうちの１つを選択して動作可能状態に制御する前記パターン発生部とを備えたことを特徴とする。

請求項２記載の発明は、
被試験対象である複数のデバイスからの出力信号を同一ピンに入力して良否判定する半導体試験装置において、
前記複数のデバイスに信号を出力するドライバと、前記出力信号が入力されるコンパレータと、ストローブ信号を発生するタイミング発生部と、前記コンパレータからの出力と期待値を前記ストローブ信号のタイミングで比較して前記良否判定を行う複数の判定部と、前記デバイス毎に前記複数の判定部のうちの１つを選択して動作可能状態に制御すると共に前記期待値を発生させるパターン発生部とを備えたことを特徴とする。

請求項３記載の発明は、
請求項２記載の半導体試験装置において、
前記パターン発生部が、
前記判定部毎に異なる期待値を出力することを特徴とする。

請求項４記載の発明は、
請求項２若しくは請求項３記載の半導体試験装置において、
前記タイミング発生部が、
前記判定部毎に異なるストローブ信号を出力することを特徴とする。

請求項５記載の発明は、
被試験対象である複数のデバイスからの出力信号を同一ピンに入力して良否判定する半導体試験装置において、
前記複数のデバイスに信号を出力するドライバと、前記出力信号が入力されるコンパレータと、ストローブ信号を発生するタイミング発生部と、前記コンパレータからの出力と期待値を前記ストローブ信号のタイミングで比較して前記良否判定を行う判定部と、この判定部からの出力信号により出力が保持される複数のフリップフロップと、前記デバイス毎に前記複数のフリップフロップのうちの１つを選択して動作可能状態に制御すると共に前記期待値を発生させるパターン発生部とを備えたことを特徴とする。

本発明によれば次のような効果がある。
請求項１、請求項２、請求項３及び請求項４の発明によれば、被試験対象である複数のデバイスにドライバを介して信号を入力し、これら複数のデバイスから出力されるそれぞれの出力信号を半導体試験装置の同一ピンに入力し、デバイス毎に判定部を切り替えて良否判定することにより、パターン入力は１回で済むと共に判定部をリセットすることなく試験が行え、判定部が複数あるので、テスト時間が短縮できると共に複数デバイスからの出力信号を同一ピンに入力して行う並列判定においても各デバイスの判定結果を保持することが可能になる。

請求項５の発明によれば、被試験対象である複数のデバイスにドライバを介して信号を入力し、これら複数のデバイスから出力されるそれぞれの出力信号を半導体試験装置の同一ピンに入力し、デバイス毎にフリップフロップを切り替え、良否判定の結果である判定部からの出力信号でフリップフロップの出力信号を保持することにより、パターン入力は１回で済み、フリップフロップが複数あるので、テスト時間が短縮できると共に複数デバイスからの出力信号を同一ピンに入力して行う並列判定においても各デバイスの判定結果を保持することが可能になる。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係る半導体試験装置の一実施例を示す構成ブロック図である。図１において２，３，４，５，７，１００及び１０１は図５と同一符号を付してあり、８はパターンを発生させるパターン発生部、９及び１０はコンパレータ５の出力を良否判定する判定部である。ドライバ２、ドライバ３、ドライバ４、コンパレータ５、タイミング発生部７、パターン発生部８、判定部９及び判定部１０は半導体試験装置５１を構成している。

パターン発生部８の第１の出力端子はドライバ２の入力端子に接続され、ドライバ２の出力端子はデバイス１００及びデバイス１０１のコマンド端子にそれぞれ接続される。パターン発生部８の第２の出力端子はドライバ３の入力端子に接続され、ドライバ３の出力端子はデバイス１００のリードイネーブル端子に接続される。

パターン発生部８の第３の出力端子はドライバ４の入力端子に接続され、ドライバ４の出力端子はデバイス１０１のリードイネーブル端子に接続される。デバイス１００及びデバイス１０１のReady/Busy端子はコンパレータ５の入力端子に接続され、コンパレータ５の出力端子は判定部９のデータ入力端子及び判定部１０のデータ入力端子にそれぞれ接続される。

パターン発生部８の第４の出力端子は判定部９の期待値入力端子及び判定部１０の期待値入力端子にそれぞれ接続され、タイミング発生部７の出力端子は判定部９のストローブ信号入力端子及び判定部１０のストローブ信号入力端子にそれぞれ接続される。パターン発生部８の第５の出力端子は判定部９の切り替え信号入力端子に接続され、パターン発生部８の第６の出力端子は判定部１０の切り替え信号入力端子に接続される。

判定部９の出力はMatch/Unmatch1信号として出力され、判定部１０の出力はMatch/Unmatch2信号として出力される。それぞれ半導体試験装置５１内部で使用される。

ここで、図１に示す実施例の動作を図２及び図３を用いて説明する。図２は半導体試験装置５１の動作を示したフロー図、図３は半導体試験装置５１の動作を示したタイミングチャートである。

図２中”Ｓ１０１”において半導体試験装置５１は、パターン発生部８からパターンを発生させ、ドライバ２を介してデバイス１００及びデバイス１０１へコマンド、アドレス、若しくは、データを入力する。図２中”Ｓ１０２”において半導体試験装置５１は、パターン発生部８からパターンを発生させ、ドライバ３を介してデバイス１００へリードイネーブル信号を入力する。

図２中”Ｓ１０３”において半導体試験装置５１は、パターン発生部８から切り替え信号”ＳＷ０１”を出力して判定部９を選択し、動作可能状態に制御する。

判定部９はコンパレータ５の出力及びパターン発生部８から入力される期待値”ＥＸ０２”を、タイミング発生部７から入力されるストローブ信号”ＳＴ０２”のタイミングで比較する。もし、コンパレータ５の出力と期待値”ＥＸ０２”が一致していれば、判定部９から出力されるMatch/Unmatch1信号はハイレベルとなる。一方、コンパレータ５の出力と期待値”ＥＸ０２”が一致していなければ、判定部９から出力されるMatch/Unmatch1信号はローレベルとなる。

図２中”Ｓ１０４”において半導体試験装置５１は、Match/Unmatch1信号を見てマッチしたか否かを判断し、もし、マッチしている場合には、図２中”Ｓ１０５”へ進む。一方、図２中”Ｓ１０４”において半導体試験装置５１は、Match/Unmatch1信号を見てマッチしたか否かを判断し、もし、マッチしていない場合には、図２中”Ｓ１０８”に進む。

図２中”Ｓ１０８”において半導体試験装置５１は、マッチ／アンマッチの判断においてタイムアウトしたか否かを判断し、もし、タイムアウトした場合には、”ＦＡＩＬ”の判定をする。

一方、図２中”Ｓ１０８”において半導体試験装置５１は、マッチ／アンマッチの判断においてタイムアウトしたか否かを判断し、もし、タイムアウトしていない場合には、図２中”Ｓ１０４”へ戻る。

図２中”Ｓ１０５”において半導体試験装置５１は、パターン発生部８からパターンを発生させ、デバイス１００をディゼーブル状態（出力ハイインピーダンス状態）にすると共にデバイス１０１をイネーブル状態（出力可能状態）にする。

図２中”Ｓ１０６”において半導体試験装置５１は、パターン発生部８を制御し、切り替え信号”ＳＷ０１”により、判定部９を動作不能状態にすると共に切り替え信号”ＳＷ０２”により、判定部１０を動作可能状態にする。

判定部１０は、判定部９と同様に、コンパレータ５の出力及びパターン発生部８から入力される期待値”ＥＸ０２”を、タイミング発生部７から入力されるストローブ信号”ＳＴ０２”のタイミングで比較する。もし、コンパレータ５の出力と期待値”ＥＸ０２”が一致していれば、判定部１０から出力されるMatch/Unmatch2信号はハイレベルとなる。一方、コンパレータ５の出力と期待値”ＥＸ０２”が一致していなければ、判定部１０から出力されるMatch/Unmatch2信号はローレベルとなる。

図２中”Ｓ１０７”において半導体試験装置５１は、Match/Unmatch2信号を見てマッチしたか否かを判断し、もし、マッチしている場合には、”ＰＡＳＳ”の判定をする。一方、図２中”Ｓ１０７”において半導体試験装置５１は、Match/Unmatch2信号を見てマッチしたか否かを判断し、もし、マッチしていない場合には、図２中”Ｓ１０９”に進む。

図２中”Ｓ１０９”において半導体試験装置５１は、マッチ／アンマッチの判断においてタイムアウトしたか否かを判断し、もし、タイムアウトした場合には、”ＦＡＩＬ”の判定をする。

一方、図２中”Ｓ１０９”において半導体試験装置５１は、マッチ／アンマッチの判断においてタイムアウトしたか否かを判断し、もし、タイムアウトしていない場合には、図２中”Ｓ１０７”へ戻る。

次に、図３を用いて本発明の動作を時系列に説明する。まず、コマンドがデバイス１００及びデバイス１０１に入力される。その後、デバイス１００へ入力されるリードイネーブル信号がイネーブルになり、デバイス１００のReady/Busy信号が出力される。

デバイス１００は、内部処理を行っている間、Ready/Busy信号がローレベルとなり、内部処理が終了するとReady/Busy信号がハイレベルになる。半導体試験装置５１の内部では、パターン発生部８から出力される切り替え信号”ＳＷ０１”が判定部９へ入力され、判定部９が選択されてイネーブル状態（動作可能状態）になる。判定部９は、その後のストローブ信号”ＳＴ０２”のエッジのタイミングでマッチを検出し、Match/Unmatch1信号をローレベルからハイレベルに変化させる。

そして、デバイス１０１へ入力されるリードイネーブル信号がイネーブルになり、デバイス１０１のReady/Busy信号が出力される。同時に、デバイス１００へ入力されるリードイネーブル信号がディゼーブルになり、デバイス１００のReady/Busy信号がハイインピーダンス状態になる。

半導体試験装置５１の内部では、パターン発生部８から出力される切り替え信号”ＳＷ０２”が判定部１０へ入力され、判定部１０が選択されてイネーブル状態（動作可能状態）になる。同時に、判定部９はディゼーブル状態（動作不能状態）になる。

デバイス１０１のReady/Busy信号がローレベルからハイレベルに変化すると、判定部１０はストローブ信号”ＳＴ０２”のエッジのタイミングでマッチを検出し、Match/Unmatch2信号をローレベルからハイレベルに変化させる。

この結果、デバイス１００から出力されるReady/Busy信号を判定する時には、判定部９で判定すると共にその結果をMatch/Unmatch1信号として出力し、デバイス１０１から出力されるReady/Busy信号を判定する時には、判定部１０で判定すると共にその結果をMatch/Unmatch2信号として出力することにより、コマンド入力は１回で済むと共に判定部をリセットすることなく試験が行え、判定部が複数あるので、テスト時間が短縮できると共に複数デバイスからの出力信号を同一ピンに入力して行う並列判定においても各デバイスの判定結果を保持することが可能になる。

図４は本発明に係る半導体試験装置の他の実施例を示す構成ブロック図である。図４において２，３，４，５，７，８，１００及び１０１は図１と同一符号を付してあり、１１はコンパレータ５の出力を判定する判定部、１２及び１３はイネーブル機能付きのフリップフロップである。ドライバ２、ドライバ３、ドライバ４、コンパレータ５、タイミング発生部７、パターン発生部８、判定部１１、フリップフロップ１２及びフリップフロップ１３は半導体試験装置５２を構成している。

コンパレータ５の出力端子は判定部１１のデータ入力端子に接続され、パターン発生部８の第４の出力端子は判定部１１の期待値入力端子に接続される。タイミング発生部７の出力端子は判定部１１のストローブ信号入力端子に接続され、判定部１１の出力端子はフリップフロップ１２のセット端子及びフリップフロップ１３のセット端子にそれぞれ接続される。

パターン発生部８の第５の出力端子はフリップフロップ１２のイネーブル端子に接続され、パターン発生部８の第６の出力端子はフリップフロップ１３のイネーブル端子に接続される。フリップフロップ１２の出力はMatch/Unmatch1信号として出力され、フリップフロップ１３の出力はMatch/Unmatch2信号として出力される。それぞれ半導体試験装置５２内部で使用される。その他の接続に関しては、図１と同じため、説明を省略する。

ここで、図４に示す実施例の動作を説明する。図４に示す実施例の動作は図１の実施例とほぼ同一であり、異なる点は判定部を１つにして判定部の後段にフリップフロップを設け、判定結果を保持できるようにした点である。

具体的には、デバイス１００から出力されるReady/Busy信号を判定する時は、判定部１１でコンパレータ５の出力とパターン発生部８から入力される期待値”ＥＸ０３”とを、タイミング発生部７から入力されるストローブ信号”ＳＴ０３”のエッジのタイミングで一致しているか否かを判定する。同時に、パターン発生部８から切り替え信号”ＳＷ０３”を出力してフリップフロップ１２を選択し、イネーブル状態（動作可能状態）にする。

そして、一致していた場合、すなわち、マッチした場合には、判定部１１の出力信号をローレベルからハイレベルへ変化させることにより、フリップフロップ１２の出力信号（Match/Unmatch1信号）をセットする。

次に、デバイス１０１から出力されるReady/Busy信号を判定する時は、判定部１１でコンパレータ５の出力とパターン発生部８から入力される期待値”ＥＸ０３”とを、タイミング発生部７から入力されるストローブ信号”ＳＴ０３”のエッジのタイミングで一致しているか否かを判定する。同時に、パターン発生部８から切り替え信号”ＳＷ０４”を出力してフリップフロップ１３を選択し、イネーブル状態（動作可能状態）にする。この時、フリップフロップ１２はディゼーブル状態（動作不能状態）にする。

そして、一致していた場合、すなわち、マッチした場合には、判定部１１の出力信号をローレベルからハイレベルへ変化させることにより、フリップフロップ１３の出力信号（Match/Unmatch2信号）をセットする。

デバイス１００及びデバイス１０１へのコマンドの入力、リードイネーブル信号の入力は図１の実施例と同じである。

この結果、デバイス１００から出力されるReady/Busy信号を判定する時には、フリップフロップ１２をイネーブル状態にし、判定部１１からの出力信号をフリップフロップ１２のセット端子に印加することでMatch/Unmatch1信号として出力し、デバイス１０１から出力されるReady/Busy信号を判定する時には、フリップフロップ１３をイネーブル状態にし、判定部１１からの出力信号をフリップフロップ１３のセット端子に印加することでMatch/Unmatch2信号として出力することにより、コマンド入力は１回で済むと共に判定部１１をリセットすることなく試験が行え、判定部１１の後段のフリップフロップで判定結果を保持できるので、テスト時間が短縮できると共に複数デバイスからの出力信号を同一ピンに入力して行う並列判定においても各デバイスの判定結果を保持することが可能になる。

なお、図１に示す実施例において判定部を２つとしているが、必ずしもこれに限定される必要はなく、複数あればよい。同様に、図４に示す実施例においてフリップフロップを２つとしているが、必ずしもこれに限定される必要はなく、複数あればよい。

また、図４に示す実施例においてフリップフロップを用いているが、必ずしもこれに限定される必要はなく、メモリを用いてもよい。この場合、パターン発生部からはメモリのアドレス、ライトイネーブル信号を発生させる。

また、図１に示す実施例において期待値”ＥＸ０２”を判定部９及び判定部１０の両方で共通に用いているが、必ずしもこのようにする必要はなく、判定部９及び判定部１０でそれぞれ異なる期待値を用いてもよい。この場合、パターン発生部８からは判定部９及び判定部１０へそれぞれ異なる期待値を入力することになる。

同様に、図１に示す実施例においてストローブ信号”ＳＴ０２”を判定部９及び判定部１０の両方で共通に用いているが、必ずしもこのようにする必要はなく、判定部９及び判定部１０でそれぞれ異なるストローブ信号を用いてもよい。この場合、タイミング発生部７からは判定部９及び判定部１０へそれぞれ異なるストローブ信号を入力することになる。

また、図１に示す実施例において判定部からの出力（Match/Unmatch1信号）をマッチした場合にハイレベルとし、アンマッチした場合にローレベルとしているが、必ずしもこのようにする必要はなく、マッチした場合にローレベルとし、アンマッチした場合にハイレベルとしてもよい。

同様に、図４に示す実施例において判定部からの出力、フリップフロップのセット端子への入力及びフリップフロップからの出力（Match/Unmatch2信号）の論理レベルは何ら限定されるものではなく、判定部及びフリップフロップの動作が本発明の趣旨を逸脱しない範囲で変更してもよい。

また、図１及び図４に示す実施例においてNAND（Not AND）型フラッシュメモリを被試験対象デバイスとしているが、必ずしもこれに限定される必要はなく、入力信号を受けて内部処理を行い、その処理状態を出力信号として出力するデバイスであればよい。

本発明に係る半導体試験装置の一実施例を示す構成ブロック図である。半導体試験装置の動作を示したフロー図である。半導体試験装置の動作を示したタイミングチャートである。本発明に係る半導体試験装置の他の実施例を示す構成ブロック図である。従来の半導体試験装置を示す構成ブロック図である。半導体試験装置の動作を示したフロー図である。

符号の説明

１，８パターン発生部
２，３，４ドライバ
５コンパレータ
６，９，１０，１１判定部
７タイミング発生部
１２，１３フリップフロップ
５０，５１，５２半導体試験装置
１００，１０１デバイス

Claims

被試験対象である複数のデバイスからの出力信号を同一ピンに入力して良否判定する半導体試験装置において、
前記良否判定する複数の判定部と、
前記デバイス毎に前記複数の判定部のうちの１つを選択して動作可能状態に制御する前記パターン発生部と
を備えたことを特徴とする半導体試験装置。
被試験対象である複数のデバイスからの出力信号を同一ピンに入力して良否判定する半導体試験装置において、
前記複数のデバイスに信号を出力するドライバと、
前記出力信号が入力されるコンパレータと、
ストローブ信号を発生するタイミング発生部と、
前記コンパレータからの出力と期待値を前記ストローブ信号のタイミングで比較して前記良否判定を行う複数の判定部と、
前記デバイス毎に前記複数の判定部のうちの１つを選択して動作可能状態に制御すると共に前記期待値を発生させるパターン発生部と
を備えたことを特徴とする半導体試験装置。
前記パターン発生部が、
前記判定部毎に異なる期待値を出力することを特徴とする
請求項２記載の半導体試験装置。
前記タイミング発生部が、
前記判定部毎に異なるストローブ信号を出力することを特徴とする
請求項２若しくは請求項３記載の半導体試験装置。
被試験対象である複数のデバイスからの出力信号を同一ピンに入力して良否判定する半導体試験装置において、
前記複数のデバイスに信号を出力するドライバと、
前記出力信号が入力されるコンパレータと、
ストローブ信号を発生するタイミング発生部と、
前記コンパレータからの出力と期待値を前記ストローブ信号のタイミングで比較して前記良否判定を行う判定部と、
この判定部からの出力信号により出力が保持される複数のフリップフロップと、
前記デバイス毎に前記複数のフリップフロップのうちの１つを選択して動作可能状態に制御すると共に前記期待値を発生させるパターン発生部と
を備えたことを特徴とする半導体試験装置。