JP2004212300A

JP2004212300A - 試験装置

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Publication number: JP2004212300A
Application number: JP2003001579A
Authority: JP
Inventors: Tadahiko Baba; 忠彦馬場
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2003-01-07
Filing date: 2003-01-07
Publication date: 2004-07-29

Abstract

【課題】試験装置を低価格で提供する。
【解決手段】複数の電子デバイスを試験する試験装置であって、複数の電子デバイスの試験に用いる試験パターンである共通パターンを出力する共通パターン出力部と、共通パターンの少なくとも一部を予め定められた時間遅延させた遅延パターンを出力する遅延パターン出力部と、複数の電子デバイスのそれぞれに対応してそれぞれ設けられ、対応する電子デバイスに与えるべき試験パターンである個別パターンをそれぞれ生成する複数の個別パターン生成部と、複数の個別パターン生成部のそれぞれに対応してそれぞれ設けられ、対応する個別パターン生成部が生成する個別パターンに基づく信号を、遅延パターンが出力されるタイミングに基づき、当該個別パターン生成部に対応する電子デバイスに供給する複数のパターン供給部とを備える。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、試験装置に関する。特に本発明は、複数の電子デバイスを試験する試験装置に関する。
【０００２】
【従来の技術】
従来、複数の電子デバイスを同時に試験する試験装置が知られている（例えば、特許文献１参照。）。当該試験装置は、複数の電子デバイスに対して、それぞれの電子デバイスに固有のＩＤ情報等のそれぞれ異なった情報を書き込む。
【０００３】
【特許文献１】
特開２００２−８３４９９号公報（第２−１１頁、第１−８図）
【０００４】
【発明が解決しようとする課題】
電子デバイスの試験においては、試験に用いる試験信号を、高いタイミング精度で電子デバイスに供給する必要がある。そのため、試験装置は、例えば、高精度の遅延素子を有する遅延波形整形部を用いることにより、試験信号を出力するタイミングを調整する。しかし、従来の試験装置においては、個別の試験データ毎に、それぞれ波形整形部を設ける必要があった。そのため、従来、試験装置の規模が増大することにより、試験装置が高価になるという問題があった。
【０００５】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００６】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、複数の電子デバイスを試験する試験装置であって、複数の電子デバイスの試験に用いる試験パターンである共通パターンを出力する共通パターン出力部と、共通パターンの少なくとも一部を予め定められた時間遅延させた遅延パターンを出力する遅延パターン出力部と、複数の電子デバイスのそれぞれに対応してそれぞれ設けられ、対応する電子デバイスに与えるべき試験パターンである個別パターンをそれぞれ生成する複数の個別パターン生成部と、複数の個別パターン生成部のそれぞれに対応してそれぞれ設けられ、対応する個別パターン生成部が生成する個別パターンに基づく信号を、遅延パターンが出力されるタイミングに基づき、当該個別パターン生成部に対応する電子デバイスに供給する複数のパターン供給部とを備える。
【０００７】
また、遅延パターン又は個別パターンのいずれかを選択することにより、遅延パターン又は個別パターンのいずれに基づく信号を電子デバイスに与えるかを切換えるパターン切換部を更に備え、パターン供給部は、遅延パターン又は個別パターンのうち、パターン切換部に選択された信号を、電子デバイスに与えてよい。パターン切換部は、遅延パターン又は個別パターンのいずれに基づく信号を電子デバイスに与えるかを、遅延パターンの変化するタイミングに対応して切換えてよい。
【０００８】
また、遅延パターン又は個別パターンのいずれに基づく信号を電子デバイスに与えるかを示す切換信号を出力する切換信号出力部を更に備え、遅延パターンが予め定められた値に変化するタイミングに対応して、パターン切換部は、切換信号出力部が出力する切換信号を、パターン供給部に与え、パターン供給部は、パターン切換部が出力する切換信号に基づく値と、遅延パターンとの論理積に基づき、遅延パターン又は個別パターンのいずれかを電子デバイスに与えてよい。
【０００９】
また、複数のパターン供給部のそれぞれは、対応する個別パターン生成部が生成する個別パターンと、遅延パターンとの論理積に基づき、個別パターンに基づく信号を出力してよい。
【００１０】
また、共通パターン出力部は、共通パターンとして、予め定められた周期に基づく周期クロック信号を出力し、遅延パターン出力部は、遅延パターンとして、周期クロック信号を遅延させた遅延クロック信号を出力し、個別パターン供給部は、遅延クロック信号が出力されるタイミングに基づき、個別パターンを出力してよい。遅延パターン出力部は、周期クロック信号を、予め定められた周期より小さい時間、遅延させた遅延クロック信号を出力してよい。
【００１１】
また、個別パターン生成部は、周期クロック信号と同期して個別パターンを出力する同期出力部と、遅延クロックが予め定められた値に変化するタイミングに対応して、同期出力部が出力する個別パターンを出力する遅延出力部とを有してよい。
【００１２】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。本例において、試験装置１００は、複数の電子デバイス２００ａ〜ｄを同時に試験する。本例の試験装置１００は、複数の電子デバイス２００ａ〜ｄのそれぞれに対して、それぞれ異なるデータを同時に書き込むことができる。試験装置１００は、試験信号出力部４０、判定部２０、信号入出力部３０、及びテスタ制御部１５０を備える。
【００１５】
試験信号出力部４０は、複数の電子デバイス２００ａ〜ｄの試験において、複数の電子デバイス２００ａ〜ｄのそれぞれに与える信号である試験信号を出力する。試験信号出力部４０は、例えば、複数の電子デバイス２００ａ〜ｄに試験信号を与えることにより、これらに対して、データの書込み、読出し、又は消去を行う。また、試験信号出力部４０は、判定部２０に、複数の電子デバイス２００ａ〜ｄの出力信号の期待値を供給する。
【００１６】
尚、本例において、電子デバイス２００ａ〜ｄは、例えば、フラッシュメモリ等の半導体メモリである。電子デバイス２００ａ〜ｄは、試験装置１００から受け取る試験信号に応じて、データの書込み、読み出し、又は消去等の処理を行い、当該処理の結果を示す出力信号を出力する。電子デバイス２００ａ〜ｄは、出力信号として、処理の完了を示す情報や、読み出したデータ等を出力してよい。また、電子デバイス２００ａ〜ｄは、例えば、試験信号出力部４０から受け取る試験信号に基づく演算を行い、当該演算の結果を出力する演算装置であってもよい。
【００１７】
信号入出力部３０は、複数の電子デバイス２００ａ〜ｄのそれぞれと電気的に接続され、これらに対して、試験信号を供給し、また、複数の電子デバイス２００ａ〜ｄのそれぞれが出力する信号を受け取る。信号入出力部３０は、例えば、複数の電子デバイス２００ａ〜ｄの近傍に設けられたテストヘッド内に設けられる。また、複数の電子デバイス２００ａ〜ｄが半導体ウェハ上に形成されている場合、信号入出力部３０は、当該半導体ウェハと電気的に接続されるプローブカード上に設けられてもよい。
【００１８】
判定部２０は、複数の電子デバイス２００ａ〜ｄのそれぞれが出力する信号を、信号入出力部３０を介して受け取り、試験信号出力部４０から受け取る期待値と比較する。また、判定部２０は、当該比較の結果に基づき、複数の電子デバイス２００ａ〜ｄのそれぞれの良否を判定する。
【００１９】
テスタ制御部１５０は、試験信号出力部４０、信号入出力部３０、及び判定部２０を制御する。テスタ制御部１５０は、例えば、複数の電子デバイス２００ａ〜ｄに与えるべき試験データを試験信号出力部４０に出力させる、また、テスタ制御部１５０は、例えば、判定部２０から受け取る複数の電子デバイス２００ａ〜ｄの良否の判定結果に基づき、試験信号出力部４０に出力させる試験信号を変更する。本例によれば、複数の電子デバイス２００ａ〜ｄを適切に試験することができる。
【００２０】
尚、本例において、試験装置１００は、複数の電子デバイス２００ａ〜ｄのそれぞれに、それぞれ異なる試験データを、同時に与える。これにより、試験装置１００は、例えば、複数の電子デバイス２００ａ〜ｄのそれぞれに、それぞれ異なるデータの書込みを同時に行う。この場合、複数の電子デバイス２００ａ〜ｄに固有の情報を、効率よく書き込むことができる。試験装置１００は、複数の電子デバイス２００ａ〜ｄのそれぞれに、例えば、識別情報、不良情報、又はデータの書き換えを行った回数等を書き込んでよい。また、試験装置１００は、複数の電子デバイス２００ａ〜ｄの一部を選択して、書込みを行ってもよい。
【００２１】
図２は、試験信号出力部４０の構成の一例を示す。試験信号出力部４０は、パターンメモリ３０２、パターン制御部３０４、共通パターン出力部３０６、遅延パターン出力部３０８、複数の個別パターン生成部３１２ａ〜ｄ、インバータ３２０、３２２、パターン切換部３１０、及びパターン切換出力部３２４を有する。
【００２２】
パターンメモリ３０２は、複数の電子デバイス２００ａ〜ｄ（図１参照）の試験に用いる試験パターンを生成するためのパターンデータを格納する。パターンメモリ３０２は、例えばダイナミックランダムアクセスメモリであってよく、試験装置１００（図１参照）の起動時に、パターンデータを、パターン制御部３０４を介してテスタ制御部１５０から受け取って、格納してよい。
【００２３】
パターン制御部３０４は、パターン切換部３１０を制御する切換信号（ＥＮＢＬ）、及び複数の個別パターン生成部３１２ａ〜ｄを制御する個別生成制御信号（Ｐｅｒｉｏｄ）を出力することにより、試験信号出力部４０を制御する。
【００２４】
パターン制御部３０４は、切換信号（ＥＮＢＬ）として、遅延パターン又は個別パターンのいずれに基づく試験信号を、複数の電子デバイス２００ａ〜ｄに与えるかを示す信号を出力する。また、パターン制御部３０４は、パターンメモリ３０２からパターンデータ（Ｐａｔ１、ＰａｔＡ〜Ｄ）を読み出し、これらのそれぞれを、共通パターン出力部３０６、及び複数の個別パターン生成部３１２ａ〜ｄのそれぞれに与える。
【００２５】
尚、本例において、パターン制御部３０４は、更に、複数の電子デバイス２００ａ〜ｄの出力信号の期待値を、判定部２０に供給する。パターン制御部３０４は、複数の電子デバイス２００ａ〜ｄのそれぞれに対して、同じ期待値を出力してもよく、それぞれ異なる期待値を出力してもよい。
【００２６】
共通パターン出力部３０６は、パターン制御部３０４から受け取るパターンデータ（Ｐａｔ１）に基づき、複数の電子デバイス２００ａ〜ｄの試験に用いる試験パターンである共通パターンを出力する。共通パターン出力部３０６は、例えば、共通パターン出力部３０６から受け取ったパターンデータにより指定される論理値を、予め定められた周期の周期クロック信号に同期して出力する。本例において、共通パターン出力部３０６は、試験信号の立ち上がり変化のタイミングを規定するセット信号（Ｓ）と、試験信号の立ち下がり変化のタイミングを規定するリセット信号（Ｒ）とのそれぞれに対応する共通パターンを出力する。
【００２７】
また、共通パターン出力部３０６は、パターンデータの一部として、共通パターンの出力を遅延させるべき遅延時間を示す情報を受け取る。そして、共通パターン出力部３０６は、その遅延時間を示す情報に基づき、パターンデータを受け取ってから周期クロックの周期の整数倍の時間遅れた時刻に、共通パターンを出力する。これにより、共通パターン出力部３０６は、共通パターンを、当該周期の整数倍の時間、遅延させる。共通パターン出力部３０６は、周期クロック信号の周期毎に異なる時間、共通パターンを遅延させて出力してよい。
【００２８】
遅延パターン出力部３０８は、共通パターンの少なくとも一部を、予め定められた時間遅延させた遅延パターンを出力する。本例において、遅延パターン出力部３０８は、共通パターン出力部３０６から受け取る共通パターンを、その共通パターンに対応するパターンデータ（Ｐａｔ１）により指定された遅延時間と、共通パターン出力部３０６が共通パターンを遅延させた時間との差の時間、共通パターンを遅延させることにより、遅延パターンを出力する。
【００２９】
本例において、遅延パターン出力部３０８は、共通パターンを、周期クロック信号の周期より小さい時間、遅延させた遅延パターンを出力する。遅延パターン出力部３０８は、周期クロック信号の周期毎に異なる時間、共通パターンを遅延させた遅延パターンを出力してよい。
【００３０】
本例において、遅延パターン出力部３０８は、可変遅延素子３１６及び可変遅延素子３１８を含む。可変遅延素子３１６及び可変遅延素子３１８は、セット信号（Ｓ）及びリセット信号（Ｒ）のそれぞれに対応する共通パターンをそれぞれ遅延させることにより、セット信号（Ｓ）及びリセット信号（Ｒ）のそれぞれに対応する遅延パターンを出力する。また、可変遅延素子３１６及び可変遅延素子３１８は、パターンデータ（Ｐａｔ１）の少なくとも一部に基づき、共通パターンを遅延させる時間を変更する。
【００３１】
複数の個別パターン生成部３１２ａ〜ｂは、複数の電子デバイス２００ａ〜ｄのそれぞれに対応してそれぞれ設けられ、パターン制御部３０４から受け取るパターンデータ（ＰａｔＡ〜Ｄ）に基づき、対応する電子デバイス２００に与えるべき試験パターンである個別パターンをそれぞれ生成する。
【００３２】
インバータ３２０及びインバータ３２２のそれぞれは、セット信号（Ｓ）及びリセット信号（Ｒ）のそれぞれに対応する遅延パターンをそれぞれ反転した反転信号（ｓｅｔ−Ｒｃｌｋ、ｒｓｔ−Ｒｃｌｋ）を出力する。パターン切換部３１０は、切換信号（ＥＮＢＬ）をパターン制御部３０４から受け取り、インバータ３２０及びインバータ３２２から遅延パターンの反転信号を受け取る。そして、パターン切換部３１０は、セット信号及びリセット信号にそれぞれ対応する切換信号（ｓｅｔ−ｉｎｈ、ｒｓｔ−ｉｎｈ）を、遅延パターンの反転信号に基づくタイミングで、パターン切換出力部３２４に供給する。パターン切換出力部３２４は、切換信号（ｓｅｔ−ｉｎｈ、ｒｓｔ−ｉｎｈ）に応じて、遅延パターン又は個別パターンのいずれかに基づく試験信号を、複数の電子デバイス２００ａ〜ｄのそれぞれに、信号入出力部３０を介して供給する。
【００３３】
本例によれば、複数の個別パターン生成部３１２ａ〜ｄにそれぞれ異なる個別パターンを生成させることにより、複数の電子デバイス２００ａ〜ｄに、それぞれ異なる試験信号を、同時に与えることができる。これにより、例えば、複数の電子デバイス２００ａ〜ｄのそれぞれに、それぞれ異なるデータを、同時に書き込むことができる。
【００３４】
また、本例において、複数の個別パターン生成部３１２ａ〜ｄは、遅延パターン出力部３０８が遅延パターンを出力するタイミングに基づき、それぞれ同時に個別パターンを出力する。そのため、本例によれば、一の遅延パターン出力部３０８に対応して、それぞれ異なる複数の個別パターンに対応する複数の試験信号を、同時に出力することができる。これにより、それぞれ異なる試験信号を、複数の電子デバイス２００ａ〜ｄに、小さい回路規模により、適切なタイミングで与えることができる。更には、これにより、試験装置１００を低価格で提供することができる。
【００３５】
図３は、パターン切換部３１０の構成の一例を示す。パターン切換部３１０は、共通セット信号禁止部４０２及び共通リセット信号禁止部４０４を含む。
【００３６】
共通セット信号禁止部４０２及び共通リセット信号禁止部４０４のそれぞれは、パターン制御部３０４から、切換信号（ＥＮＢＬ）と、個別生成制御信号（Ｐｅｒｉｏｄ）とを受け取り、個別生成制御信号（Ｐｅｒｉｏｄ）の立ち上がりエッジに応じて、切換信号（ＥＮＢＬ）の値を格納する。
【００３７】
また、共通セット信号禁止部４０２は、セット信号に対応する遅延パターンの反転信号（ｓｅｔ−Ｒｃｌｋ）をインバータ３２０から受け取り、反転信号（ｓｅｔ−Ｒｃｌｋ）の立ち上がりエッジに応じて、セット信号に対応する切換信号（ｓｅｔ−ｉｎｈ）をパターン切換出力部３２４に供給する。リセット信号禁止部４０４は、リセット信号に対応する遅延パターンの反転信号（ｒｓｔ−Ｒｃｌｋ）をインバータ３２２から受け取り、反転信号（ｒｓｔ−Ｒｃｌｋ）の立ち上がりエッジに応じて、リセット信号に対応する切換信号（ｒｓｔ−ｉｎｈ）をパターン切換出力部３２４に供給する。
【００３８】
ここで、本例において、パターン制御部３０４は、個別生成制御信号（Ｐｅｒｉｏｄ）として、共通パターン出力部３０６（図２参照）に共通パターンを出力させる周期クロック信号と、切換信号（ＥＮＢＬ）との論理積を出力する。また、切換信号（ＥＮＢＬ）がＨレベルの場合、共通パターン出力部３０６は、共通パターンとして、周期クロック信号を出力する。この場合、遅延パターン出力部３０８は、遅延パターンとして、周期クロック信号を遅延させた遅延クロック信号を出力する。そして、遅延パターンがＬレベルに変化するタイミングに対応して、パターン切換部３１０は、切換信号（ＥＮＢＬ）を、複数の切換信号（ｓｅｔ−ｉｎｈ、ｒｓｔ−ｉｎｈ）として出力する。
【００３９】
この場合、パターン切換部３１０は、遅延クロック信号がＨレベルに変化するのに先立って、切換信号を変化させる。そのため、パターン切換部３１０は、パターン切換出力部３２４に、遅延パターン又は個別パターンのいずれに基づく試験信号を出力させるかを、遅延クロック信号の周期毎に切換えることができる。本例によれば、切換信号を、適切なタイミングで変化させることができる。
【００４０】
図４は、個別パターン生成部３１２ａの構成の一例を示す。個別パターン生成部３１２ａは、個別フォーマッタ５０２、個別セット信号出力部５０４、及び個別リセット信号出力部５０６を含む。
【００４１】
個別フォーマッタ５０２は、電子デバイス２００ａに与えるべき試験信号に対応する個別パターンを、パターン制御部３０４から受け取るパターンデータ（ＰａｔＡ）に基づいて生成して、個別セット信号出力部５０４及び個別リセット信号出力部５０６に与える。本例において、個別フォーマッタ５０２は、セット信号（Ｓ）に対応する個別パターンを個別セット信号出力部５０４に与え、リセット信号（Ｒ）に対応する個別パターンを個別リセット信号出力部５０６に与える。また、個別フォーマッタ５０２は、パターン制御部３０４から受け取る切換信号（ＥＮＢＬ）がＨレベルの場合に、個別パターンを出力する。
【００４２】
尚、個別フォーマッタ５０２は、周期クロック信号に同期して変化するパターンデータ（ＰａｔＡ）、及び切換信号（ＥＮＢＬ）に基づき、個別パターンを出力する。これにより、個別フォーマッタ５０２は、周期クロック信号と同期して個別パターンを出力する。
【００４３】
個別セット信号出力部５０４及び個別リセット信号出力部５０６のそれぞれは、個別フォーマッタ５０２からセット信号（Ｓ）及びリセット信号（Ｒ）のそれぞれに対応する個別パターンを受け取り、パターン制御部３０４から、個別生成制御信号（Ｐｅｒｉｏｄ）を受け取る。そして、個別セット信号出力部５０４及び個別リセット信号出力部５０６のそれぞれは、個別生成制御信号（Ｐｅｒｉｏｄ）の立ち上がりエッジに応じて、それぞれ受け取った個別パターンの値を格納する。また、個別セット信号出力部５０４及び個別リセット信号出力部５０６のそれぞれは、セット信号及びリセット信号のそれぞれに対応する遅延パターンの反転信号（ｓｅｔ−Ｒｃｌｋ、ｒｓｔ−Ｒｃｌｋ）のそれぞれをインバータ３２０及びインバータ３２２のそれぞれから受け取り、それぞれの反転信号の立ち上がりエッジに応じて、格納した個別パターンをパターン切換出力部３２４に供給する。
【００４４】
これにより、遅延クロックがＬレベルに変化するタイミングに対応して、個別セット信号出力部５０４及び個別リセット信号出力部５０６のそれぞれは、個別フォーマッタ５０２が出力する個別パターンを出力する。この場合、個別セット信号出力部５０４及び個別リセット信号出力部５０６のそれぞれは、遅延クロック信号がＨレベルに変化するのに先立って、個別パターンを変化させて、パターン切換出力部３２４に供給する。
【００４５】
これにより、個別パターン生成部３１２ａは、遅延クロック信号として受け取る遅延パターンに同期して、個別パターンを出力する。また、パターン切換出力部３２４は、受け取った個別パターンに基づいて、試験信号を信号入出力部３０に供給する。本例によれば、個別パターンに基づく試験信号を適切なタイミングで変化させることにより、試験信号を、高いタイミング精度で電子デバイスに供給することができる。
【００４６】
尚、個別パターン生成部３１２ｂ〜ｄのそれぞれは、パターンデータＰａｔＡに代えて、パターンデータＰａｔＢ〜Ｄをパターン制御部３０４から受け取り、これに基づく個別パターンを出力する。その他の点において、個別パターン生成部３１２ｂ〜ｄのそれぞれは、個別パターン生成部３１２ａと同一又は同様の機能を有するため、説明を省略する。複数の個別パターン生成部３１２ａ〜ｄは、複数の電子デバイス２００ａ〜ｄにおける、それぞれ同一の端子（ピン）に対して与えるべき試験信号に対応する個別パターンを、それぞれ出力してよい。この場合、複数の電子デバイス２００ａ〜ｄにおける、それぞれ同一のピンに対して、それぞれ異なる試験信号を与えることができる。
【００４７】
図５は、パターン切換出力部３２４の構成の一例を示す。パターン切換出力部３２４は、インバータ６１８、インバータ６２０、及び複数のパターン供給部６０２ａ〜ｄを含む。
【００４８】
インバータ６１８及びインバータ６２０のそれぞれは、セット信号及びリセット信号のそれぞれに対応する切換信号（ｓｅｔ−ｉｎｈ、ｒｓｔ−ｉｎｈ）をパターン切換部３１０からそれぞれ受け取り、受け取った切換信号の反転信号を複数のパターン供給部６０２ａ〜ｄに供給する。複数のパターン供給部６０２ａ〜ｄは、複数の個別パターン生成部３１２ａ〜ｄのそれぞれに対応してそれぞれ設けられる。パターン供給部６０２ａは、複数のＡＮＤ演算器６０４、６０６、６０８、６１０、複数のＯＲ演算器６１２、６１４、及びＳＲラッチ６１６を有する。
【００４９】
ＡＮＤ演算器６０４は、セット信号（Ｓ）に対応する遅延パターン、及び切換信号（ｓｅｔ−ｉｎｈ）の反転値を、遅延パターン出力部３０８及びインバータ６１８からそれぞれ受け取り、これらの論理積を出力する。また、ＡＮＤ演算器６０８は、セット信号に対応する遅延パターン及び個別パターンを、遅延パターン出力部３０８及び個別パターン生成部３１２ａからそれぞれ受け取り、これらの論理積を出力する。ＯＲ演算器６１２は、ＡＮＤ演算器６０４及びＡＮＤ演算器６０６がそれぞれ出力する論理積の論理和をＳＲラッチ６１６に供給する。
【００５０】
ＡＮＤ演算器６０６は、リセット信号（Ｒ）に対応する遅延パターン、及び切換信号（ｒｓｔ−ｉｎｈ）の反転値を、遅延パターン出力部３０８及びインバータ６２０からそれぞれ受け取り、これらの論理積を出力する。また、ＡＮＤ演算器６１０は、リセット信号に対応する遅延パターン及び個別パターンを、遅延パターン出力部３０８及び個別パターン生成部３１２ａからそれぞれ受け取り、これらの論理積を出力する。ＯＲ演算器６１４は、ＡＮＤ演算器６０６及びＡＮＤ演算器６１０がそれぞれ出力する論理積の論理和をＳＲラッチ６１６に供給する。
【００５１】
ＳＲラッチ６１６は、ＯＲ演算器６１２及びＯＲ演算器６１４のそれぞれの出力に基づき、電子デバイス２００ａ（図１参照）に与えるべき試験信号を信号入出力部３０に出力する。ＳＲラッチ６１６は、例えば、ＯＲ演算器６１２の出力の立ち上がりエッジに応じて試験信号を立ち上げ、ＯＲ演算器６１４の出力の立ち上がりエッジに応じて試験信号を立ち下げる。
【００５２】
ここで、ＡＮＤ演算器６０８及びＡＮＤ演算器６１０は、遅延パターンがＨレベルの期間、個別パターンを出力する。また、切換信号（ｓｅｔ−ｉｎｈ、ｒｓｔ−ｉｎｈ）がＨレベルの場合、ＡＮＤ演算器６０４及びＡＮＤ演算器６０６は、遅延パターンを出力する。そのため、この場合、ＯＲ演算器６１２及びＯＲ演算器６１４は、ＡＮＤ演算器６０８及びＡＮＤ演算器６１０の出力によらず、ＡＮＤ演算器６０４及びＡＮＤ演算器６０６のそれぞれから受け取る遅延パターンを、ＳＲラッチ６１６に出力する。
【００５３】
一方、切換信号（ｓｅｔ−ｉｎｈ、ｒｓｔ−ｉｎｈ）がＬレベルの場合、ＡＮＤ演算器６０４及びＡＮＤ演算器６０６は、Ｌレベルの信号を出力するため、ＯＲ演算器６１２及びＯＲ演算器６１４は、ＡＮＤ演算器６０８及びＡＮＤ演算器６１０のそれぞれから受け取る個別パターンを、ＳＲラッチ６１６に出力する。すなわち、パターン供給部６０２ａは、ＡＮＤ演算器６０４及びＡＮＤ演算器６０６が出力する論理積に基づき、遅延パターン又は個別パターンのいずれかに基づく信号を電子デバイス２００ａに与える。また、パターン供給部６０２ａは、ＡＮＤ演算器６０８及びＡＮＤ演算器６１０の出力する論理積に基づいて、個別パターンを出力する。これにより、パターン供給部６０２ａは、個別パターンを出力すべき場合の遅延パターンである遅延クロック信号が出力されるタイミングに基づき、個別パターンを出力する。
【００５４】
尚、本例において、図３において説明したように、パターン切換部３１０は、切換信号（ｓｅｔ−ｉｎｈ、ｒｓｔ−ｉｎｈ）の値を、遅延パターンが出力されるタイミングに基づいて変化させる。そして、パターン切換部３１０は、複数の切換信号（ｓｅｔ−ｉｎｈ、ｒｓｔ−ｉｎｈ）を出力することにより、遅延パターン又は個別パターンのいずれかを選択する。パターン供給部６０２ａは、遅延パターン又は個別パターンのうち、パターン切換部に選択された信号を、電子デバイス２００ａに与える。これにより、パターン切換部３１０は、遅延パターン又は個別パターンのいずれに基づく信号を電子デバイスに与えるかを、遅延パターンの変化するタイミングに対応して切換える。
【００５５】
また、パターン供給部６０２ｂ〜ｄのそれぞれは、個別パターン生成部３１２ａから受け取る個別パターンに代えて、個別パターン生成部３１２ｂ〜ｄのそれぞれから受け取る個別パターンを受け取り、これに基づく試験信号を出力する。その他の点において、パターン供給部６０２ｂ〜ｄのそれぞれは、パターン供給部６０２ａと同一又は同様の機能を有するため、説明を省略する。本例によれば、複数の電子デバイス２００ａ〜ｄに対して、それぞれ異なる試験信号を適切に供給することができる。
【００５６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５７】
上記説明から明らかなように、本発明によれば試験装置を低価格で提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】試験信号出力部４０の構成の一例を示す図である。
【図３】パターン切換部３１０の構成の一例を示す図である。
【図４】個別パターン生成部３１２ａの構成の一例を示す図である。
【図５】パターン切換出力部３２４の構成の一例を示す図である。
【符号の説明】
２０・・・判定部、３０・・・信号入出力部、４０・・・試験信号出力部、１００・・・試験装置、１５０・・・テスタ制御部、２００・・・電子デバイス、３０２・・・パターンメモリ、３０４・・・パターン制御部、３０６・・・共通パターン出力部、３０８・・・遅延パターン出力部、３１０・・・パターン切換部、３１２・・・個別パターン生成部、３１６・・・可変遅延素子、３１８・・・可変遅延素子、３２０・・・インバータ、３２２・・・インバータ、３２４・・・パターン切換出力部、４０２・・・共通セット信号禁止部、４０４・・・共通リセット信号禁止部、５０２・・・個別フォーマッタ、５０４・・・個別セット信号出力部、５０６・・・個別リセット信号出力部、６０２・・・パターン供給部、６０４・・・ＡＮＤ演算器、６０６・・・ＡＮＤ演算器、６０８・・・ＡＮＤ演算器、６１０・・・ＡＮＤ演算器、６１２・・・ＯＲ演算器、６１４・・・ＯＲ演算器、６１６・・・ＳＲラッチ、６１８・・・インバータ、６２０・・・インバータ

Claims

複数の電子デバイスを試験する試験装置であって、
前記複数の電子デバイスの試験に用いる試験パターンである共通パターンを出力する共通パターン出力部と、
前記共通パターンの少なくとも一部を予め定められた時間遅延させた遅延パターンを出力する遅延パターン出力部と、
前記複数の電子デバイスのそれぞれに対応してそれぞれ設けられ、対応する前記電子デバイスに与えるべき試験パターンである個別パターンをそれぞれ生成する複数の個別パターン生成部と、
前記複数の個別パターン生成部のそれぞれに対応してそれぞれ設けられ、対応する前記個別パターン生成部が生成する前記個別パターンに基づく信号を、前記遅延パターンが出力されるタイミングに基づき、当該個別パターン生成部に対応する前記電子デバイスに供給する複数のパターン供給部と
を備えることを特徴とする試験装置。
前記遅延パターン又は前記個別パターンのいずれかを選択することにより、前記遅延パターン又は前記個別パターンのいずれに基づく信号を前記電子デバイスに与えるかを切換えるパターン切換部を更に備え、
前記パターン供給部は、前記遅延パターン又は前記個別パターンのうち、前記パターン切換部に選択された信号を、前記電子デバイスに与えることを特徴とする請求項１に記載の試験装置。
前記パターン切換部は、前記遅延パターン又は前記個別パターンのいずれに基づく信号を前記電子デバイスに与えるかを、前記遅延パターンの変化するタイミングに対応して切換えることを特徴とする請求項２に記載の試験装置。
前記遅延パターン又は前記個別パターンのいずれに基づく信号を前記電子デバイスに与えるかを示す切換信号を出力する切換信号出力部を更に備え、
前記遅延パターンが予め定められた値に変化するタイミングに対応して、前記パターン切換部は、前記切換信号出力部が出力する前記切換信号を、前記パターン供給部に与え、
前記パターン供給部は、前記パターン切換部が出力する前記切換信号に基づく値と、前記遅延パターンとの論理積に基づき、前記遅延パターン又は前記個別パターンのいずれかを前記電子デバイスに与えることを特徴とする請求項３に記載の試験装置。
前記複数のパターン供給部のそれぞれは、対応する前記個別パターン生成部が生成する前記個別パターンと、前記遅延パターンとの論理積に基づき、前記個別パターンに基づく信号を出力することを特徴とする請求項１に記載の試験装置。
前記共通パターン出力部は、前記共通パターンとして、予め定められた周期に基づく周期クロック信号を出力し、
前記遅延パターン出力部は、前記遅延パターンとして、前記周期クロック信号を遅延させた遅延クロック信号を出力し、
前記個別パターン供給部は、前記遅延クロック信号が出力されるタイミングに基づき、前記個別パターンを出力することを特徴とする請求項１に記載の試験装置。
前記遅延パターン出力部は、前記周期クロック信号を、前記予め定められた周期より小さい時間、遅延させた前記遅延クロック信号を出力することを特徴とする請求項６に記載の試験装置。
前記個別パターン生成部は、
前記周期クロック信号と同期して前記個別パターンを出力する同期出力部と、前記遅延クロックが予め定められた値に変化するタイミングに対応して、前記同期出力部が出力する前記個別パターンを出力する遅延出力部と
を有することを特徴とする請求項６に記載の試験装置。