KR100340715B1

KR100340715B1 - 개선된 테스트 능력을 가지는 반도체 테스트 장치

Info

Publication number: KR100340715B1
Application number: KR1019990046322A
Authority: KR
Inventors: 오세장; 강기상; 방정호
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-10-25
Filing date: 1999-10-25
Publication date: 2002-06-20
Also published as: JP4037598B2; KR20010038366A; US6507801B1; TW551607U; JP2001143496A

Abstract

개선된 테스트 능력을 가지는 반도체 테스트 장치가 개시된다. 그러한 반도체 테스트 장치는, 노말용 및 고속용 포맷터를 내부에 포함하는 테스터 메인 프레임; 및 상기 반도체 디바이스로 테스트에 필요한 신호들을 인가하기 위해 제1주파수에서 동작하는 노말 핀 드라이버들과, 상기 장치의 테스트 능력을 개선하기 위하여 상기 반도체 디바이스를 보다 고속으로 동작시키는 데 필요한 신호들을 상기 반도체 디바이스에 인가하기 위해 상기 제1주파수보다 높은 제2주파수에서 동작하는 고속 핀 드라이버들을 가지며, 상기 테스터 메인 프레임과 연결된 테스트 헤드를 구비함에 의해, 테스트 능력이 개선되고 장비가격의 상승요인이 최소화된다.

Description

개선된 테스트 능력을 가지는 반도체 테스트 장치{Semiconductor testing system having advanced test ability}

본 발명은 반도체 메모리 등과 같은 반도체 디바이스를 테스트하기 위한 반도체 테스트 장치에 관한 것으로, 특히 노말 핀 드라이버들을 주된 핀 드라이버로서 구비한 장치에서 테스트 능력을 개선하기 위해 고속 핀 드라이버들을 채용한 반도체 테스트 장치에 관한 것이다.

일반적으로, 반도체 메모리 소자 또는 비메모리 소자등과 같은 반도체 소자의 각종 전기적 특성 및 동작은 다양한 반도체 테스트 장치들에 의해 테스트되어진다. 특히, 반도체 소자의 각종 전기적 특성 및 동작을 웨이퍼 상태에서 테스트하는 웨이퍼 레벨 테스트는 반도체 제조공정들중 EDS공정에 속해 있기에, EDS공정 관련 반도체 테스트 장치에 의해 수행된다. 여기서, EDS공정은 웨이퍼내에 제조된 각 칩의 전기적 특성검사를 의미하며 일렉트리칼 다이 소오팅(Electrical Die Sorting)의 이니셜이다. 상기 EDS공정은 프리 레이저 공정과 레이저 리페어 공정으로 크게 나뉘어지며, 레이저 리페어 공정의 앞공정을 의미하는 상기 프리 레이저 공정에서는 웨이퍼내의 불량칩을 스크린하고 리페어 가능한 칩의 불량 어드레스를 리페어 공정에 인계시키는 작업이 행하여진다. 그러한 프리 레이저 공정에서 웨이퍼를 로딩 및 얼라인하여 테스트용 탐침들과 접촉되게 하는 작업은 통상의 프로버 장비에 의해 행해지며, 상기 프로버 장비에 로딩된 웨이퍼내의 다수의 칩들은 소자의 전류나 전압등의 특성을 검사하는 DC 테스트나 소자의 실제의 동작기능을 테스트하는 AC 테스트를 상기 EDS공정 관련 반도체 테스트 장치에 의해 받게 된다. 상기 반도체 테스트 장치는 테스트에 필요한 각종 전기적 신호를 생성하여 장치내의 핀 드라이버들을 통해 웨이퍼상의 각 칩 디바이스의 패드에 인가하는 역할을 맡고 있고, 그를 동작시켜 얻어 낸 데이터를 판독하여 그 디바이스가 정상적으로 동작하는 지의 유무를 알아낸다. 상기 DC테스트가 전류나 전압등을 체크하는데 비해, AC테스트는 실제 디바이스의 회로동작, 데이터의 보관상태등을 전원전압 마진, 입력전압 마진, 타이밍마진, 온도, 습도등의 조건을 주어서 기능을 검증하는 테스트인데, 예컨대 디램(DRAM) 기준의 AC테스트 항목으로서는 리프레쉬, 기능테스트, 스피드 테스트, 및 마진 테스트가 있다. 실제의 테스트 시에, 상기 프로버 장비의 척 스테이지 상부에 진공흡착력으로 로딩된 웨이퍼상의 패드들은 탐침들을 가지는 테스트 보오드(또는 프로브 카드)와 접촉되며, 상기 테스트 보오드는 웨이퍼 레벨 테스트의 테스팅 기능을 미리 설정된 프로그램에 따라 수행하는 반도체 테스트 장치의 테스트 헤드와 접촉된다.

한편, 반도체 집적회로의 복잡성이 높아감에 따라 실리콘 칩상에 집적되는 CMOS트랜지스터의 개수도 그에 따라 비례적으로 증가하므로, EDS공정에서 사용되는 상기한 반도체 테스트 장치에 있어서도 고속 동작 및 고정밀도가 그에 따라 요구되고 있다. 그렇지만, 반도체 메모리등과 같은 반도체 디바이스의 AC테스트를 수행하기 위한 통상적인 반도체 테스트 장치에는 테스트에 필요한 신호들이 출력되는 핀 드라이버가 모두 같은 사양으로 장착되어 있다. 따라서, 반도체 테스트 장치의 테스트 능력은 핀 드라이버들이 가지는 기본 사양에 대응할 뿐 그 기본 사양 이상으로 동작하기 매우 어렵다. 그런데, 고속동작의 반도체 메모리 디바이스를 제1 동작스피드에서 반도체 테스트 장치로써 주로 테스트 하는 경우에도 상기 제1 동작 스피드보다 고속인 제2 동작 스피드에서 테스트를 행할 필요가 자주 있다.

종래에는 그러한 경우에 제1 동작 스피드에서 동작되는 반도체 테스트 장치를 더 이상 사용하지 못하고, 제2 동작 스피드에서 동작되는 별도의 고속 테스트 장치를 마련하여 별도의 고속 테스트를 수행하여야 하므로, 고가의 장비를 별도로 준비하여야 하는 문제가 있다. 결국, 이는 테스트 장비의 고가격화를 초래하여 테스트 코스트를 높이게 된다. 또한, 노말 동작용 및 고속의 테스트 장치를 각기 별도로 구동하여 차례로 테스트를 행하여야 하므로 테스트 시간이 오래 걸리는 문제가 있다.

따라서, 반도체 디바이스의 테스트 능력을 극대화하는 동시에 장비가격의 상승요인을 최소화하는 반도체 테스트 장치가 본 분야에서 절실히 요망된다.

따라서, 본 발명의 목적은 상기한 종래의 문제들을 해소할 수 있는 반도체 테스트 장치를 제공함에 있다.

본 발명의 다른 목적은 반도체 메모리의 AC 테스트 능력을 극대화하는 동시에 장비가격의 상승요인을 최소화할 수 있는 반도체 테스트 장치를 제공함에 있다.

본 발명의 또 다른 목적은 통상의 노말용 테스트 장치에 고속동작이 가능한 고속 핀 드라이버를 일부만 내장하여, 반도체 디바이스의 테스트 능력을 극대화하는 동시에 장비가격의 상승요인을 최소화하는 반도체 메모리 테스트 장치 및 그에 따른 테스트 방법을 제공함에 있다.

상기한 목적들 및 타의 목적을 달성하기 위한 본 발명에 따라, 반도체 디바이스를 테스팅하기 위한 반도체 테스트 장치는:

노말용 및 고속용 포맷터를 내부에 포함하는 테스터 메인 프레임; 및

상기 반도체 디바이스로 테스트에 필요한 신호들을 인가하기 위해 제1주파수에서 동작하는 노말 핀 드라이버들과, 상기 장치의 테스트 능력을 개선하기 위하여 상기 반도체 디바이스를 보다 고속으로 동작시키는 데 필요한 신호들을 상기 반도체 디바이스에 인가하기 위해 상기 제1주파수보다 높은 제2주파수에서 동작하는 고속 핀 드라이버들을 가지며, 상기 테스터 메인 프레임과 연결된 테스트 헤드를 구비함에 의해, 테스트의 하이 퍼포먼스가 가능하며 장비가격의 최소화가 달성된다.

또한, 본 발명의 기술적 사상의 일예에 따라, 제1 테스트 능력을 가지는 반도체 테스트 장치에서 상기 제1 테스트 능력보다 높은 제2 테스트 능력을 수행하기 위한 방법은:

상기 반도체 테스트 장치내의 테스트헤드에 주된 핀 드라이버로서 구비된 노말 핀 드라이버들에 더하여 고속 핀 드라이버들을 준비하는 단계와;

상기 제2 테스트 능력의 필요시 고속동작에 맞추어 미리 포맷팅된 신호들을 상기 고속 핀 드라이버에 제공하는 단계를 가진다.

도 1은 본 발명의 실시예에 따른 반도체 테스트 장치의 개략적 블록도,

도 2는 도 1내의 고속 핀 드라이버에 할당된 클럭들의 설정값에 따라 다양하게 출력될 수 있는 고속 핀 드라이버의 출력파형도,

도 3은 도 1내의 고속 핀 드라이버에 인가되는 클럭들의 파형도,

도 4는 사용 클럭들을 최소화하기 위해 도 3의 클럭들을 단일 입력클럭으로써 생성하기 위한 회로블록도,

도 5는 도 1내의 테스터 메인 프레임(100)의 세부블록도,

도 6은 도 5내의 포맷터들(161,162,163)에서 각기 출력되는 출력파형도,

도 7은 도 5내의 포맷터들(161,162,163)중 하나의 포맷터의 세부회로도, 및

도 8은 도 5내의 포맷터들(165,166)중 하나의 포맷터의 세부회로도이다.

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

도 1은 본 발명의 실시예에 따른 반도체 테스트 장치의 개략적 블록도이다. 도 1을 참조하면, 반도체 디바이스 테스트 장치(10)는 테스터 메인 프레임(100)과 테스트 헤드(200)를 포함하며, 상기 테스트 헤드(200)내에는 노말 핀 드라이버들 (304,305,306) 및 고속 핀 드라이버들(301,302)을 구비하는 핀 드라이버부(300)가 보여진다. 상기 핀 드라이버부(300)의 각 핀 드라이버들(301∼306)은 프로버(400)와 연결되어 AC 테스트등의 각종 테스트에 필요한 신호들을 인가한다. 여기서, 통상의 노말용 테스트 장치(10)에 고속동작이 가능한 고속 핀 드라이버(301,302)를 일부만 채용함을 주목(note)하라. 이러한 본 발명의 심플한 기본 원리에 따라, 반도체 디바이스의 테스트 능력이 극대화되는 동시에 장비가격의 상승요인이 최소화되는 것이다. 반도체 메모리 칩이 예를 들어, 120MHz의 동작속도를 가지도록 제조된 경우30MHz의 동작속도에서 각종 AC테스트를 행하는 테스트 장치로써 상기 칩을 테스트하다가, 특정한 테스트를 위해 상기 칩을 120MHz의 동작속도로 동작시켜 두고 실질적인 테스트를 해 보아야 하는 경우가 종종 있게 된다. 본 발명의 적용은 위와 같은 경우 예컨대 각종 마진 테스트를 할 때 매우 적합하게 된다. 따라서, 테스터의 기본 동작사양에 고속 동작용 핀 드라이버를 일부 채용함에 의해 필요시 기본 동작사양 보다도 고속의 동작을 하면서 테스트가 가능하게 된다. 이러한 테스트 동작을 구현하기 위해서 본 발명에서는 1 사이클내 필요한 에지수만큼 고속 핀드라이버에 클럭을 할당하여 펄스로서 출력시킨다. 예컨대, 기본 동작사이클이 31.25MHz(주기 32nS)인 장비에 125MHz 동작용 고속 핀 드라이버가 내장된 테스트 장치의 경우 고속 핀 드라이버를 최고 속도로 동작시키기 위해서는 클럭에지 8개를 할당하여 신호를 출력시키면 된다.

도 2에는 도 1내의 고속 핀 드라이버(301,302)중의 하나에 인가되는 복수의 클럭들의 설정값에 따라 다양하게 출력될 수 있는 출력파형도가 나타나 있다. 도 2를 참조하면, 구간들 T1,T2,T3에 보여지는 바와 같이 다수의 클럭들(CLOCK1∼CLOCK8)의 세팅값을 변화시킬 경우, 그에 따라 각 구간 T1,T2,T3에서 출력되는 대응된 고속 핀 드라이버의 출력파형 OUT의 형태도 다양하게 변함을 알 수 있다. 도 3은 도 1내의 고속 핀 드라이버(301,302)에 각기 인가될 수 있는 클럭들의 파형도를 보인 것이다. 이 경우에 사용 클럭을 최소화하기 위해 도 3에 도시된 클럭들 (CLK,/CLK)은 도 4와 같은 회로블럭에 의해 생성될 수 있다. 도 4는 사용 클럭들을 최소화하기 위해 도 3의 클럭들을 단일 입력클럭으로써 생성하기 위한 회로 블록도로서, 클럭(CLK)을 소오스 클럭으로서 수신하기 위한 소오스 클럭 입력부(30), 상기 소오스 클럭 입력부(30)의 출력을 지연 조절신호(t1)에 응답하여 지연 출력함에 의해 상기 클럭(/CLK)을 출력클럭으로서 출력하는 클럭 지연기(31), 그리고 상기 클럭 지연기(31)에 상기 지연 조절신호(t1)를 제공하는 지연 조절기(32)로 구성된다. 상기한 회로 블록의 채용에 의해 사용되는 소오스 클럭의 수를 최소화 하면서도 고속 핀 드라이버(301,302)에 필요한 클럭들을 인가할 수 있게 된다. 도 4에서 보여지는 지연 조절신호(t1)의 지연량은 도 3의 지연구간 t1에대응된다.

다시 도 1을 참조하면, 반도체 디바이스 테스트 장치(10)는 테스터 메인 프레임(100)을 가짐을 알 수 있는데, 이는 도 5에 보다 구체적인 블록으로 나타나 있다. 도 1내의 테스터 메인 프레임(100)의 세부블록을 일 예로서 도시한 도 5를 참조하면, 클럭발생기(111)를 포함하는 타이밍 발생유닛(TGU: 110), 패턴발생기(121)를 포함하는 알고리즈믹 패턴 제너레이팅 유닛(120), 클럭 셀렉터(130), 핀데이터 셀렉터(140), 웨이브 폼 셀렉터(150), 및 포맷터(160)가 보여진다. 상기 도 5의 테스터 메인 프레임(100)의 구성은 64비트 병렬 테스트 장비인 경우를 예로 써 든 것이며, 사안에 따라 여러 가지 변경이 가능함은 물론이다. 도면에서, 클럭발생기(111)를 포함하는 타이밍 발생유닛(110)은 타이밍 관련 신호들을 생성하는 기능을 하며, 내부의 클럭발생기(111)에서는 각종 클럭들(ACLK1∼8, BCLK1∼12, CCLK1∼12)과 레이트(RATE)가 생성된다. 본 실시예에서 상기 클럭발생기(111)의 출력라인은 32라인이다. 알고리즈믹 패턴 제너레이팅 유닛(ALPG; ALgorithmic Pattern Generator, 120)내의 패턴발생기(121)는 한 동작사이클 내에서 신호의 형태를 정의하기 위해, 상기 타이밍 발생유닛(110)과 연결되어 X,Y,Z 어드레스(X0∼15, Y0∼15, Z0∼7), 콘트롤 코멘드(C0∼15), 데이터(D0∼17), 모드 인폼 및 고정레벨 인폼(RD, WT, FIXH, FIXL)을 발생한다. 클럭 셀렉터(130)는 상기 타이밍 발생유닛(110)내의 클럭발생기(111)로부터 출력되는 각종 클럭들(ACLK1∼8, BCLK1∼12, CCLK1∼12)과 레이트(RATE)중에서 채널에 필요한 클럭들을 선택하여 포맷터(160)에 출력한다. 여기서, 상기 클럭 셀렉터(130)는 복수의 노말 멀티플렉서채널들(131∼133: MUX_CHANNEL_1 ∼ MUX_CHANNEL_(n-2))과, 복수의 고속 멀티플렉서 채널들(135,136: MUX_CHANNEL_(n-1), MUX_CHANNEL_n)을 갖는다. 상기 노말 멀티플렉서 채널들(131∼133)은 각기 ACLK 클럭을 선택하기 위해 8입력 1출력, 각기 BCLK 클럭을 선택하기 위해 12입력 1출력, 및 각기 CCLK 클럭을 선택하기 위해 12입력 1출력을 가지는 멀티플렉서들로 구성된다. 이 경우에, 상기 고속 멀티플렉서 채널들(135,136)은 각기 BCLKa∼d 클럭을 선택하기 위해 3입력 1출력 및 각기 CCLKa∼d 클럭을 선택하기 위해 3입력 1출력을 가지는 멀티플렉서들로 구성된다. 상기 핀데이터 셀렉터(140)는 상기 패턴발생기(121)로부터 제공되는 X,Y,Z 어드레스(X0∼15, Y0∼15, Z0∼7), 콘트롤 코멘드(C0∼15), 데이터(D0∼17), 모드 인폼(information) 및 고정레벨 인폼(RD, WT, FIXH, FIXL)중에서 채널에 필요한 인폼들을 선택하여 포맷터(160)에 출력한다. 여기서, 상기 핀 데이터 셀렉터(140)는 복수의 노말 멀티플렉서 채널들(141∼143: MUX_CHANNEL_1 ∼ MUX_CHANNEL_(n-2))과, 복수의 고속 멀티플렉서 채널들(145,146: MUX_CHANNEL_(n-1), MUX_CHANNEL_n)을 갖는다. 상기 노말 멀티플렉서 채널들(141∼143)은 각기 핀 데이터를 선택하기 위해 78입력 1출력 멀티플렉서로 구성된다. 이 경우에, 상기 고속 멀티플렉서 채널들(145,146)도 각기 핀 데이터를 선택하기 위해 78입력 1출력 멀티플렉서로 구성된다. 웨이브 폼 셀렉터(150)는 도 6에서 보여지는 바와 같은 다양한 파형 타입중에서 채널에 필요한 파형타입을 선택하여 포맷터(160)에 출력한다. 여기서, 상기 웨이브 폼 셀렉터(150)는 복수의 노말 멀티플렉서 채널들(151∼153: MUX_CHANNEL_1 ∼ MUX_CHANNEL_(n-2))과, 복수의 고속 멀티플렉서 채널들(155,156:MUX_CHANNEL_(n-1), MUX_CHANNEL_n)을 갖는다. 상기 노말 및 고속 멀티플렉서 채널들(151∼153,155,156)은 각기 웨이브 폼을 선택하기 위해 K(K는 준비된 파형타입의 갯수)입력 1출력 멀티플렉서로 구성된다. 한편, 상기 웨이브 폼 셀렉터(150)에서 파형반전 인폼 WINV을 사용함에 의해 출력되는 파형을 그대로 출력시킬 것인지 아니면 반전시켜 출력할 것인지가 결정될 수 있다.

상기 포맷터(160)는 클럭 셀렉터(130)에 의해 선택된 클럭정보와, 핀데이터 셀렉터(140)에 의해 선택된 핀데이터와, 그리고 웨이브 폼 셀렉터(150)에 의해 선택된 웨이브 폼 정보를 모두 수신하여 포맷팅을 행한 후, 이를 핀 드라이버에 인가될 출력파형으로서 생성한다. 상기 발생된 출력파형은 팬 아웃 처리되어 대응연결된 핀 드라이버들을 동작시키게 된다. 여기서, 상기 포맷터(160)는 복수의 노말 포맷터들(161∼163: 포맷터_1 ∼ 포맷터_(n-2))과, 복수의 고속 포맷터들(165,166: 포맷터_(n-1), 포맷터_n)을 갖는다. 도면에서는 하나의 포맷터에서 출력되는 신호 1개가 64개의 출력으로 팬 아웃(fan out)되어진 것이 나타나 있다. 한편, 상기 노말 포맷터들(161∼163: 포맷터_1 ∼ 포맷터_(n-2))에 각기 연결되는 상기 노말 멀티플렉서 채널들(131∼133: MUX_CHANNEL_1 ∼ MUX_CHANNEL_(n-2))의 클럭 출력라인의 수는 각기 3개이고, 상기 고속 포맷터들(165,166: 포맷터_(n-1), 포맷터_n)에 각기 연결되는 상기 고속 멀티플렉서 채널들(135,136: MUX_CHANNEL_(n-1), MUX_CHANNEL_n)의 클럭 출력라인의 수는 각기 8개이다. 상기 고속 멀티플렉서 채널들(135,136: MUX_CHANNEL_(n-1), MUX_CHANNEL_n)의 클럭 출력라인의 수가 상기 노말 멀티플렉서 채널들(131∼133: MUX_CHANNEL_1 ∼ MUX_CHANNEL_(n-2))의 그 것보다 많은 이유는 고속용 핀 드라이버의 핀 드라이빙시 클럭 선택폭을 넓게 하기 위해서이다. 즉, 상기 고속 포맷터들(165,166: 포맷터_(n-1), 포맷터_n)의 포맷팅에 필요한 클럭의 개수가 상기 노말 포맷터들(161∼163: 포맷터_1 ∼ 포맷터_(n-2))의 그것 보다 많아야 고속 드라이빙이 유리하게 되는 것이다. 따라서, 테스터 메인 프레임(100)과 연결된 테스트 헤드(300)내의 노말 핀 드라이버들(304∼306)이 반도체 디바이스로 테스트에 필요한 신호들을 인가하기 위해 제1주파수 예컨대 31.25MHz에서 동작한다면, 상기 고속 핀 드라이버들(301,302)은 상기 고속 포맷터(165,166)의 고속 포맷팅 동작에 의해 제2주파수 예컨대 125MHz에서 동작할 수 있게 되어, 반도체 테스트 장치의 테스트 능력이 개선되어진다.

도 6에는 도 5내의 포맷터들(161,162,163)에서 각기 출력되는 출력파형들이 일예로써 도시되어 있다. 각 포맷터는 도 6에서 보여지는 핀 데이터 PINDATA와 클럭들 ACLK, BCLK, CCLK을 이용하여 다양한 웨이브 폼의 출력파형을 포맷팅할 수 있는데, 이는 도 7을 참조시 보다 명확해질 것이다.

도 7A와 7B로 이루어진 도 7은 도 5내의 포맷터들(161,162,163)중 하나의 포맷터의 세부 회로도로서, 상기 핀 데이터 PINDATA와 클럭들 ACLK, BCLK, CCLK을 수신하여 설정된 논리의 조합을 행하는 인버터들(I1∼I13), 앤드 게이트들(A1∼A26), 및 오아 게이트들(O1∼O8)과, 상기 앤드 게이트들(A1∼A26) 및 오아 게이트들(O1∼O8)의 출력과 상기 웨이브 폼 셀렉터(150)의 출력을 서로 각기 앤드 게이팅하여 플립플롭 신호들 R,S을 생성하는 앤드 게이트들(A30∼A59)과, 상기 앤드 게이트들 (A30∼A59)의 출력중 출력 S만을 수신하여 오아 게이팅된 응답을 생성하기 위한 오아 게이트(OR1)와, 상기 앤드 게이트들 (A30∼A59)의 출력중 출력 R만을 수신하여 오아 게이팅된 응답을 생성하기 위한 오아 게이트(OR3)와, 상기 오아 게이트(OR1)의 출력과 상기 논리 레벨 하이(FIXH)를 수신하여 오아 게이팅된 응답을 생성하는 오아 게이트(OR2)와, 상기 오아 게이트(OR3)의 출력과 상기 논리 레벨 로우(FIXL)를 수신하여 오아 게이팅된 응답을 생성하는 오아 게이트(OR4)와, 상기 오아 게이트(OR2)의 출력을 입력단 S로 수신하고 상기 오아 게이트(OR4)의 출력을 입력단 R로 수신하여 RS 플립플롭 동작에 따른 결과를 출력단 Q으로 제공하는 RS 플립플롭(F1)과, 상기 RS 플립플롭(F1)의 출력단(Q)의 출력과 파형 반전정보 WINV를 배타적 논리합하여 노말 핀 드라이버에 제공될 포맷팅 출력 OUT로서 출력하는 배타적 논리합 게이트(EOR1)를 구비한다.

도 8에는 도 5내의 고속 포맷터들(165,166)중 하나의 포맷터의 세부회로도이다. 도 8을 참조하면, 상기 핀 데이터 PINDATA와 클럭들 BCLKa∼BCLKd, CCLKa∼CCLKd을 수신하여 설정된 논리의 조합을 행하는 인버터들(A20∼A27), 앤드 게이트들(A70∼A85), 및 오아 게이트들(O10∼O11)과, 상기 앤드 게이트들(A70∼A85)의 출력을 차례로 4개씩 수신하여 오아 응답을 생성하는 오아 게이트들(O12∼O15)과, 상기 오아 게이트들(O10∼O15)의 출력과 상기 웨이브 폼 셀렉터(150)의 출력을 서로 각기 앤드 게이팅하여 플립플롭 신호들 R,S을 생성하는 앤드 게이트들(A86∼A91)과, 상기 앤드 게이트들 (A86∼A91)의 출력중 출력 S만을 수신하여 오아 게이팅된 응답을 생성하기 위한 오아 게이트(O16)와, 상기 앤드 게이트들 (A86∼A91)의 출력중 출력 R만을 수신하여 오아 게이팅된 응답을 생성하기위한 오아 게이트(O17)와, 상기 오아 게이트(O16)의 출력과 상기 논리 레벨 하이(FIXH)를 수신하여 오아 게이팅된 응답을 생성하는 오아 게이트(OR10)와, 상기 오아 게이트(O17)의 출력과 상기 논리 레벨 로우(FIXL)를 수신하여 오아 게이팅된 응답을 생성하는 오아 게이트(OR11)와, 상기 오아 게이트(OR10)의 출력을 입력단 S로 수신하고 상기 오아 게이트(OR11)의 출력을 입력단 R로 수신하여 RS 플립플롭 동작에 따른 결과를 출력단 Q으로 제공하는 RS 플립플롭(F2)과, 상기 RS 플립플롭(F2)의 출력단(Q)의 출력과 파형 반전정보 WINV를 배타적 논리합하여 고속 핀 드라이버에 제공될 포맷팅 출력 OUT로서 출력하는 배타적 논리합 게이트(EOR2)로 이루어진 회로가 상기 고속 포맷터들(165,166)중 하나의 포맷터를 구성한다.

상기한 바와 같이, 상기 반도체 테스트 장치내의 테스트헤드에 주된 핀 드라이버로서 구비된 노말 핀 드라이버들에 더하여 고속 핀 드라이버들을 준비하여 두고, 상기 제2 테스트 능력의 필요시 고속동작에 맞추어 미리 포맷팅된 신호들을 상기 고속 핀 드라이버에 제공하는 것에 의해 제1 테스트 능력을 가지는 반도체 테스트 장치에서 상기 제1 테스트 능력보다 높은 제2 테스트 능력이 수행됨을 알 수 있다.

따라서, 반도체 메모리 디바이스를 제1 동작스피드에서 테스트 하고 있다가, 필요시 동일한 하나의 테스트 장치에서 제1 동작 스피드보다 고속인 제2 동작 스피드에서 테스트를 행할 수 있게 되므로, 별도의 고속 테스트 장치를 마련하여 별도의 고속 테스트를 수행하여야 하는 종래의 문제가 깨끗이 해소된다.

상기한 바와 같이, 본 발명은 도면을 기준으로 예를들어 기술되었지만 이에한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 고속 핀 드라이버의 개수를 가감하거나, 노말 및 고속 포맷터의 내부구성을 달리할 수 있음은 물론이다.

상술한 바와 같이 본 발명에 따르면, 별도의 고속용 테스트 장비가 필요하지 않게 됨에 따라 테스트 코스트가 다운되며, 웨이퍼를 그대로 로딩한 채로 동일한 장치에서 고속 테스트를 행할 수 있으므로 테스트 시간이 단축된다. 따라서, 그러한 반도체 테스트 장치는 반도체 디바이스의 테스트 능력을 극대화하는 동시에 장비가격의 상승요인을 최소화하는 이점을 갖는다.

Claims

반도체 디바이스를 테스팅하기 위한 반도체 테스트 장치에 있어서:

노말 포맷팅을 위한 노말용 포맷터 및 고속 포맷팅을 위한 고속용 포맷터를 내부에 포함하는 테스터 메인 프레임; 및

상기 반도체 디바이스로 테스트에 필요한 신호들을 인가하기 위해 상기 노말용 포맷터와 연결되어 제1주파수에서 동작하는 노말 핀 드라이버들과, 상기 장치의 테스트 능력을 개선하기 위하여 상기 반도체 디바이스를 보다 고속으로 동작시키는 데 필요한 신호들을 상기 반도체 디바이스에 인가하기 위해 상기 고속용 포맷터와 연결되어 상기 제1주파수보다 높은 제2주파수에서 동작하는 고속 핀 드라이버들을 가지며, 상기 테스터 메인 프레임과 연결된 테스트 헤드를 구비함을 특징으로 하는 반도체 테스트 장치.
제 1항에 있어서, 상기 테스터 메인 프레임은, 상기 포맷터의 포맷팅 동작을 지원하기 위하여, 클럭발생기를 포함하는 타이밍 발생유닛, 패턴발생기를 포함하는 알고리즈믹 패턴 제너레이팅 유닛, 상기 클럭발생기의 출력들중에서 일부출력들을 선택하여 상기 포맷터에 출력하는 클럭 셀렉터, 상기 패턴발생기로부터 제공되는 각종 데이터중에서 채널에 필요한 인폼들을 선택하여 상기 포맷터에 출력하는 핀데이터 셀렉터, 및 다양한 파형 타입중에서 채널에 필요한 파형타입을 선택하여 상기 포맷터에 출력하는 웨이브 폼 셀렉터를 포함함을 특징으로 하는 반도체 테스트 장치.
제 2항에 있어서, 상기 타이밍 발생유닛의 클럭발생기는, 32라인의 출력을 적어도 가지며 각종 클럭들과 레이트를 생성하는 것을 특징으로 하는 반도체 테스트 장치.
제 2항에 있어서, 상기 알고리즈믹 패턴 제너레이팅 유닛의 패턴발생기는, 한 동작사이클 내에서 신호의 형태를 정의하기 위해 상기 타이밍 발생유닛과 연결되어 어드레스, 콘트롤 코멘드, 데이터, 모드 인폼 및 고정레벨 인폼을 발생하는 것을 특징으로 하는 반도체 테스트 장치.
제 2항에 있어서, 상기 클럭 셀렉터는, 상기 타이밍 발생유닛의 클럭발생기로부터 출력되는 각종 클럭들과 레이트중에서 채널에 필요한 클럭들을 선택하여 상기 포맷터에 출력하기 위해, 복수의 노말 멀티플렉서 채널들과, 복수의 고속 멀티플렉서 채널들을 가짐을 특징으로 하는 반도체 테스트 장치.
제 2항에 있어서, 상기 핀데이터 셀렉터는 상기 패턴발생기로부터 제공되는 어드레스, 콘트롤 코멘드, 데이터, 모드 인폼 및 고정레벨 인폼중에서 채널에 필요한 인폼들을 선택하기 위해, 복수의 노말 멀티플렉서 채널들과, 복수의 고속 멀티플렉서 채널들을 가짐을 특징으로 하는 반도체 테스트 장치.
제 2항에 있어서, 상기 웨이브 폼 셀렉터는, 다양한 파형 타입중에서 채널에 필요한 파형타입을 선택하기 위해 복수의 노말 멀티플렉서 채널들과, 복수의 고속 멀티플렉서 채널들을 가짐을 특징으로 하는 반도체 테스트 장치.
제 2항에 있어서, 상기 포맷터는, 상기 클럭 셀렉터에 의해 선택된 클럭정보와, 핀데이터 셀렉터에 의해 선택된 핀데이터와, 웨이브 폼 셀렉터에 의해 선택된 웨이브 폼 정보를 모두 수신하여 포맷팅을 행한 후, 이를 대응되는 핀 드라이버에 인가될 출력파형으로서 생성하는 것을 특징으로 하는 반도체 테스트 장치.
제 8항에 있어서, 상기 포맷터는, 복수의 노말 포맷터들과, 복수의 고속 포맷터들을 가지며, 하나의 포맷터에서 출력되는 신호하나가 복수개의 출력으로 팬 아웃되는 것을 특징으로 하는 반도체 테스트 장치.
제 9항에 있어서, 상기 노말 포맷터는, 상기 핀 데이터와 클럭들을 수신하여 설정된 논리 조합을 행하기 다수의 게이팅 소자를 가지는 논리조합부, 상기 논리 조합의 조합 출력을 래치하기 위한 RS 플립플롭과, 상기 RS 플립플롭의 출력과 파형 반전정보를 배타적 논리합하여 노말 핀 드라이버에 제공될 포맷팅 출력으로서 출력하는 배타적 논리합 게이트를 포함함을 특징으로 하는 반도체 테스트 장치.
제 9항에 있어서, 상기 고속 포맷터는, 상기 핀 데이터와 클럭들을 수신하여 설정된 논리 조합을 행하기 다수의 게이팅 소자를 가지는 논리조합부, 상기 논리 조합의 조합 출력을 래치하기 위한 RS 플립플롭과, 상기 RS 플립플롭의 출력과 파형 반전정보를 배타적 논리합하여 고속 핀 드라이버에 제공될 포맷팅 출력으로서 출력하는 배타적 논리합 게이트를 포함함을 특징으로 하는 반도체 테스트 장치.
(삭제)
제1 테스트 능력을 가지는 반도체 테스트 장치에서 상기 제1 테스트 능력보다 높은 제2 테스트 능력을 수행하기 위한 방법에 있어서:

상기 반도체 테스트 장치내의 테스트헤드에 주된 핀 드라이버로서 구비된 노말 핀 드라이버들에 더하여 고속 핀 드라이버들을 준비하는 단계와;

상기 제2 테스트 능력의 필요시 고속동작에 맞추어 미리 포맷팅된 신호들을 상기 고속 핀 드라이버에 제공하는 단계를 가짐을 특징으로 하는 방법.