JPH10253707A - 集積回路試験装置 - Google Patents
集積回路試験装置Info
- Publication number
- JPH10253707A JPH10253707A JP9052059A JP5205997A JPH10253707A JP H10253707 A JPH10253707 A JP H10253707A JP 9052059 A JP9052059 A JP 9052059A JP 5205997 A JP5205997 A JP 5205997A JP H10253707 A JPH10253707 A JP H10253707A
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- JP
- Japan
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- test
- pattern
- expected value
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- under test
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 被試験デバイスに格納された複数の未知デー
タが同一であるかの試験をする。 【解決手段】 パターン発生器１によって発生されるテ
ストパターンをドライバ３を介して被試験デバイス５に
供給し、この結果、被試験デバイス５から得られる未知
データ５−１をコンパレータ４および判定回路６を介
し、疑似期待値パターンとして期待値メモリ７に格納す
る。その後、被試験デバイス５から未知データ５−２、
５−３、…を順次読み出し、判定回路６により期待値メ
モリ７内の未知データ５−１と照合する。
タが同一であるかの試験をする。 【解決手段】 パターン発生器１によって発生されるテ
ストパターンをドライバ３を介して被試験デバイス５に
供給し、この結果、被試験デバイス５から得られる未知
データ５−１をコンパレータ４および判定回路６を介
し、疑似期待値パターンとして期待値メモリ７に格納す
る。その後、被試験デバイス５から未知データ５−２、
５−３、…を順次読み出し、判定回路６により期待値メ
モリ７内の未知データ５−１と照合する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
の機能および電気的特性の試験を行う集積回路試験装置
に関する。
の機能および電気的特性の試験を行う集積回路試験装置
に関する。
【０００２】
【従来の技術】図４は従来の集積回路試験装置の構成を
示すブロック図である。この図において、パターン発生
器１は、時系列の入力テストパターンおよびこれに対応
した期待値パターンを順次発生する装置である。
示すブロック図である。この図において、パターン発生
器１は、時系列の入力テストパターンおよびこれに対応
した期待値パターンを順次発生する装置である。
【０００３】制御回路２は、被試験デバイス５の各ピン
毎にドライバ３またはコンパレータ４のいずれかを選択
する手段である。すなわち、この集積回路試験装置は、
ドライバ３およびコンパレータ４の対を多数有しており
（図４では図面が煩雑になるのを防ぐため、ピン１本分
に対応したドライバ３またはコンパレータ４のみを図示
した。）、被試験デバイス５の各ピンはこれらの各対に
各々接続されている。そして、制御回路２は、被試験デ
バイス５の入力端子となっているピンについてはドライ
バ３を選択して接続し、出力端子となっているピンにつ
いてはコンパレータ４を選択して接続するのである。
毎にドライバ３またはコンパレータ４のいずれかを選択
する手段である。すなわち、この集積回路試験装置は、
ドライバ３およびコンパレータ４の対を多数有しており
（図４では図面が煩雑になるのを防ぐため、ピン１本分
に対応したドライバ３またはコンパレータ４のみを図示
した。）、被試験デバイス５の各ピンはこれらの各対に
各々接続されている。そして、制御回路２は、被試験デ
バイス５の入力端子となっているピンについてはドライ
バ３を選択して接続し、出力端子となっているピンにつ
いてはコンパレータ４を選択して接続するのである。
【０００４】この制御回路２による選択制御の下、選択
されたドライバ３は、パターン発生器１から発生される
入力テストパターンを入力信号として被試験デバイス５
のピン（入力端子）に供給する。また、選択されたコン
パレータ４は、被試験デバイス５のピン（出力端子）か
ら得られる出力信号をデバイステストプログラムにより
定められた基準レベルと比較して２値化するのである。
されたドライバ３は、パターン発生器１から発生される
入力テストパターンを入力信号として被試験デバイス５
のピン（入力端子）に供給する。また、選択されたコン
パレータ４は、被試験デバイス５のピン（出力端子）か
ら得られる出力信号をデバイステストプログラムにより
定められた基準レベルと比較して２値化するのである。
【０００５】判定回路６は、コンパレータ４から得られ
る２値化データ、すなわち、被試験デバイス５の出力信
号を２値化した時系列パターンを上述した期待値パター
ンと比較し、被試験デバイス５が正常に機能しているか
否かの判定を行う。
る２値化データ、すなわち、被試験デバイス５の出力信
号を２値化した時系列パターンを上述した期待値パター
ンと比較し、被試験デバイス５が正常に機能しているか
否かの判定を行う。
【０００６】この集積回路試験装置によれば、例えば被
試験デバイス５がＲＡＭである場合には、次のようにし
てその機能試験を行うことができる。まず、パターン発
生器１によりデータＡを入力テストパターンとして発生
し、このデータＡをドライバ３を介して被試験デバイス
５に書込む。その後、被試験デバイス５の記憶データを
読み出すための入力テストパターンと上記データＡと同
じ内容の期待値パターンをパターン発生器１により発生
する。そして、入力パターンをドライバ３を介して被試
験デバイス５に与え、この結果、被試験デバイス５から
出力される信号（すなわち、記憶データ）をコンパレー
タ４によって２値化して判定回路６に送り、その時点で
期待値パターンとして発生されるデータＡと比較する。
この比較において、コンパレータ４から得られた２値化
データが期待値パターンであるデータＡと一致していれ
ば被試験デバイス５の記憶動作は正常であり、一致しな
ければ被試験デバイス５の記憶動作に異常があるという
ことになる。
試験デバイス５がＲＡＭである場合には、次のようにし
てその機能試験を行うことができる。まず、パターン発
生器１によりデータＡを入力テストパターンとして発生
し、このデータＡをドライバ３を介して被試験デバイス
５に書込む。その後、被試験デバイス５の記憶データを
読み出すための入力テストパターンと上記データＡと同
じ内容の期待値パターンをパターン発生器１により発生
する。そして、入力パターンをドライバ３を介して被試
験デバイス５に与え、この結果、被試験デバイス５から
出力される信号（すなわち、記憶データ）をコンパレー
タ４によって２値化して判定回路６に送り、その時点で
期待値パターンとして発生されるデータＡと比較する。
この比較において、コンパレータ４から得られた２値化
データが期待値パターンであるデータＡと一致していれ
ば被試験デバイス５の記憶動作は正常であり、一致しな
ければ被試験デバイス５の記憶動作に異常があるという
ことになる。
【０００７】
【発明が解決しようとする課題】以上説明した従来の集
積回路試験装置によれば、被試験デバイスの機能に対応
して入力テストパターンと期待値パターンを予め用意す
れば、様々な半導体集積回路の論理機能試験を行うこと
ができる。
積回路試験装置によれば、被試験デバイスの機能に対応
して入力テストパターンと期待値パターンを予め用意す
れば、様々な半導体集積回路の論理機能試験を行うこと
ができる。
【０００８】しかしながら、半導体集積回路の試験を行
うに際し、常に期待値パターンを用意することができる
とは限らず、時には期待値パターンなしに被試験デバイ
スの合否を判定しなければならない場合がある。
うに際し、常に期待値パターンを用意することができる
とは限らず、時には期待値パターンなしに被試験デバイ
スの合否を判定しなければならない場合がある。
【０００９】例えば、被試験デバイスが記憶素子であ
り、かつ、その記憶内容が未知である場合において、こ
の被試験デバイスに記憶された未知データについての試
験を行う必要が生じる場合がある。
り、かつ、その記憶内容が未知である場合において、こ
の被試験デバイスに記憶された未知データについての試
験を行う必要が生じる場合がある。
【００１０】この未知データについての試験の一形態と
して、１つの被試験デバイスに同一の未知データが複数
格納されている場合にそれらの未知データが本当に同一
かどうかを判定する試験が挙げられる。
して、１つの被試験デバイスに同一の未知データが複数
格納されている場合にそれらの未知データが本当に同一
かどうかを判定する試験が挙げられる。
【００１１】また、未知データについての試験の別の形
態として、複数の被試験デバイスに同一の未知データ
（１つの被試験デバイスに格納されている未知データは
１つでも複数でも良い。）が格納されている場合に各未
知データが同一か否かの判定を行う試験が挙げられる。
態として、複数の被試験デバイスに同一の未知データ
（１つの被試験デバイスに格納されている未知データは
１つでも複数でも良い。）が格納されている場合に各未
知データが同一か否かの判定を行う試験が挙げられる。
【００１２】このように従来の集積回路試験装置は、被
試験デバイスが未知データを格納している場合に、未知
データ同士の照合を行うことができなかったため、この
ような未知データに関する試験を行うことができないと
いう問題があった。
試験デバイスが未知データを格納している場合に、未知
データ同士の照合を行うことができなかったため、この
ような未知データに関する試験を行うことができないと
いう問題があった。
【００１３】この発明は、以上の事情に鑑みてなされた
ものであり、被試験デバイスに未知データが格納されて
いる場合にこの未知データに関する試験を行うことがで
きる集積回路試験装置を提供することを目的としてい
る。
ものであり、被試験デバイスに未知データが格納されて
いる場合にこの未知データに関する試験を行うことがで
きる集積回路試験装置を提供することを目的としてい
る。
【００１４】
【課題を解決するための手段】請求項１に係る発明は、
テストパターンを発生するパターン発生器と、前記パタ
ーン発生器によって発生されるテストパターンを入力信
号として前記被試験物に供給するドライバと、前記入力
信号の供給により前記被試験物から得られる出力信号を
疑似期待値パターンとして記憶する期待値メモリと、前
記入力信号の供給により前記被試験物から得られる出力
信号を前記期待値メモリに記憶された疑似期待値パター
ンと比較する判定回路とを具備することを特徴とする集
積回路試験装置を要旨とする。
テストパターンを発生するパターン発生器と、前記パタ
ーン発生器によって発生されるテストパターンを入力信
号として前記被試験物に供給するドライバと、前記入力
信号の供給により前記被試験物から得られる出力信号を
疑似期待値パターンとして記憶する期待値メモリと、前
記入力信号の供給により前記被試験物から得られる出力
信号を前記期待値メモリに記憶された疑似期待値パター
ンと比較する判定回路とを具備することを特徴とする集
積回路試験装置を要旨とする。
【００１５】請求項２に係る発明は、テストパターンを
発生するパターン発生器と、前記パターン発生器によっ
て発生されるテストパターンを入力信号として前記被試
験物に供給するドライバと、前記入力信号の供給により
前記被試験物から得られる出力信号を疑似期待値パター
ンとして記憶する期待値メモリと、前記パターン発生器
によって発生されるテストパターンまたは前記期待値メ
モリに記憶された疑似期待値パターンを選択して出力す
る切り替え回路と、前記入力信号の供給により前記被試
験物から得られる出力信号を前記切り替え手段によって
選択されたテストパターンまたは疑似期待値パターンと
比較する判定回路とを具備することを特徴とする集積回
路試験装置を要旨とする。
発生するパターン発生器と、前記パターン発生器によっ
て発生されるテストパターンを入力信号として前記被試
験物に供給するドライバと、前記入力信号の供給により
前記被試験物から得られる出力信号を疑似期待値パター
ンとして記憶する期待値メモリと、前記パターン発生器
によって発生されるテストパターンまたは前記期待値メ
モリに記憶された疑似期待値パターンを選択して出力す
る切り替え回路と、前記入力信号の供給により前記被試
験物から得られる出力信号を前記切り替え手段によって
選択されたテストパターンまたは疑似期待値パターンと
比較する判定回路とを具備することを特徴とする集積回
路試験装置を要旨とする。
【００１６】請求項３に係る発明は、前記期待値メモリ
にデータを書き込む手段を具備することを特徴とする請
求項２に記載の集積回路試験装置を要旨とする。
にデータを書き込む手段を具備することを特徴とする請
求項２に記載の集積回路試験装置を要旨とする。
【００１７】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。 Ａ．第１の実施形態 図１はこの発明の第１の実施形態である集積回路試験装
置の構成を示すブロック図である。なお、この図におい
て前掲図４と対応する部分には同一の符号を付し、その
説明を省略する。
施の形態について説明する。 Ａ．第１の実施形態 図１はこの発明の第１の実施形態である集積回路試験装
置の構成を示すブロック図である。なお、この図におい
て前掲図４と対応する部分には同一の符号を付し、その
説明を省略する。
【００１８】本実施形態に係る集積回路試験装置は、被
試験デバイス５が未知データ５−１〜５−Ｎを格納して
いる場合にこれらの未知データが同一か否かの判定を行
うことができるようにしたものである。この新規な機能
を実現するため、本実施形態に係る集積回路試験装置に
は、期待値メモリ７が新たに設けられている。ここで、
期待値メモリ７は、被試験デバイス５から読み出された
未知データを他の未知データとの比較のため疑似期待値
パターンとして記憶する手段である。
試験デバイス５が未知データ５−１〜５−Ｎを格納して
いる場合にこれらの未知データが同一か否かの判定を行
うことができるようにしたものである。この新規な機能
を実現するため、本実施形態に係る集積回路試験装置に
は、期待値メモリ７が新たに設けられている。ここで、
期待値メモリ７は、被試験デバイス５から読み出された
未知データを他の未知データとの比較のため疑似期待値
パターンとして記憶する手段である。
【００１９】以下、本実施形態の動作を説明する。ま
ず、試験開始の際、期待値メモリ７の記憶内容の消去が
行われる。次にパターン発生器１からの入力テストパタ
ーンの供給により、被試験デバイス５に格納されている
未知データ５−１が読み出され、この未知データ５−１
がコンパレータ４を介して判定回路６に送られる。
ず、試験開始の際、期待値メモリ７の記憶内容の消去が
行われる。次にパターン発生器１からの入力テストパタ
ーンの供給により、被試験デバイス５に格納されている
未知データ５−１が読み出され、この未知データ５−１
がコンパレータ４を介して判定回路６に送られる。
【００２０】この判定回路６は、コンパレータ４から供
給されるデータと期待値メモリ７の出力データが同じレ
ベルである場合にはローレベルを、異なる場合にはハイ
レベルを出力する回路である。ここで、期待値メモリ７
の記憶内容の消去が行われた直後であることから、その
出力データは全ビットがローレベルとなっている。従っ
て、この時点において判定回路６からは未知データ５−
１がそのまま出力され、期待値メモリ７に記憶される。
給されるデータと期待値メモリ７の出力データが同じレ
ベルである場合にはローレベルを、異なる場合にはハイ
レベルを出力する回路である。ここで、期待値メモリ７
の記憶内容の消去が行われた直後であることから、その
出力データは全ビットがローレベルとなっている。従っ
て、この時点において判定回路６からは未知データ５−
１がそのまま出力され、期待値メモリ７に記憶される。
【００２１】次に、入力テストパターンの供給により、
未知データ５−２が被試験デバイス５から読み出され、
判定回路６に送られる。このとき期待値メモリ７から未
知データ５−１が読み出され、判定回路６に送られる。
この結果、判定回路６により未知データ５−２と未知デ
ータ５−１とが同一であるか否かの判定が行われる。
未知データ５−２が被試験デバイス５から読み出され、
判定回路６に送られる。このとき期待値メモリ７から未
知データ５−１が読み出され、判定回路６に送られる。
この結果、判定回路６により未知データ５−２と未知デ
ータ５−１とが同一であるか否かの判定が行われる。
【００２２】以下順に、未知データ５−Ｎまで、期待値
メモリ７に記憶されている未知データ５−１と比較し判
定する。また、被試験デバイスが複数ある場合にも、同
様にして検査する。
メモリ７に記憶されている未知データ５−１と比較し判
定する。また、被試験デバイスが複数ある場合にも、同
様にして検査する。
【００２３】Ｂ．第２の実施形態 図２はこの発明の第２の実施形態である集積回路試験装
置の構成を示すブロック図である。なお、この図におい
て前掲図１と対応する部分には同一の符号を付し、その
説明を省略する。
置の構成を示すブロック図である。なお、この図におい
て前掲図１と対応する部分には同一の符号を付し、その
説明を省略する。
【００２４】本実施形態に係る集積回路試験装置は、未
知データ同士の比較と期待値パターンを使用した従来の
試験の両方を行い得るようにしたものである。本実施形
態においては、これらの２種類の試験のいずれを行うか
の切り替えのため、切り替え回路８が付加されている。
この切り替え回路８は、パターン発生器１から出力され
るテストパターンまたは期待値メモリ７から出力される
疑似期待値パターンを切り替えて判定回路６に供給する
ものである。
知データ同士の比較と期待値パターンを使用した従来の
試験の両方を行い得るようにしたものである。本実施形
態においては、これらの２種類の試験のいずれを行うか
の切り替えのため、切り替え回路８が付加されている。
この切り替え回路８は、パターン発生器１から出力され
るテストパターンまたは期待値メモリ７から出力される
疑似期待値パターンを切り替えて判定回路６に供給する
ものである。
【００２５】本実施形態において未知データ同士の比較
を行う場合には、切り替え回路８により期待値メモリ７
側を選択する。この結果、上記第１の実施形態と全く同
じ動作が行われる。
を行う場合には、切り替え回路８により期待値メモリ７
側を選択する。この結果、上記第１の実施形態と全く同
じ動作が行われる。
【００２６】一方、被試験デバイス５の出力信号を期待
値パターンと比較する従来の試験を行う場合には、切り
替え回路８をパターン発生器１側に切り替える。このよ
うにすることで、パターン発生器１によって例えばデー
タＡを発生し、このデータＡをドライバ３を介して被試
験デバイスに書込む一方、切り替え回路８および判定回
路６を介して期待値メモリ７に書込むことができる。そ
して、このようにして被試験デバイス５に書き込んだデ
ータＡを読み出し、判定回路６に供給する。この時、期
待値メモリ７に書き込んだデータＡを判定回路６に供給
することにより、被試験デバイス５にデータＡが正しく
書き込まれたか否かを判定することができる。
値パターンと比較する従来の試験を行う場合には、切り
替え回路８をパターン発生器１側に切り替える。このよ
うにすることで、パターン発生器１によって例えばデー
タＡを発生し、このデータＡをドライバ３を介して被試
験デバイスに書込む一方、切り替え回路８および判定回
路６を介して期待値メモリ７に書込むことができる。そ
して、このようにして被試験デバイス５に書き込んだデ
ータＡを読み出し、判定回路６に供給する。この時、期
待値メモリ７に書き込んだデータＡを判定回路６に供給
することにより、被試験デバイス５にデータＡが正しく
書き込まれたか否かを判定することができる。
【００２７】Ｃ．第３の実施形態 図３はこの発明の第３の実施形態である集積回路試験装
置の構成を示すブロック図である。なお、この図におい
て前掲図２と対応する部分には同一の符号を付し、その
説明を省略する。
置の構成を示すブロック図である。なお、この図におい
て前掲図２と対応する部分には同一の符号を付し、その
説明を省略する。
【００２８】本実施形態は、判定回路６と期待値メモリ
７との間にさらに切り替え回路９を介挿し、コントロー
ラ装置１０がこの切り替え回路９を介することにより期
待値メモリ７に直接データを書き込むことができるよう
にしたものである。
７との間にさらに切り替え回路９を介挿し、コントロー
ラ装置１０がこの切り替え回路９を介することにより期
待値メモリ７に直接データを書き込むことができるよう
にしたものである。
【００２９】本実施形態によれば、被試験デバイス５に
よって期待値パターンが異なる場合に、それらの期待値
パターンをコントローラ装置１０が順次使用し、一連の
被試験デバイス５の試験を行うことができる。
よって期待値パターンが異なる場合に、それらの期待値
パターンをコントローラ装置１０が順次使用し、一連の
被試験デバイス５の試験を行うことができる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
被試験デバイスに格納された複数の未知データが同一で
あるかの試験をすることが可能になる。また、あらかじ
め未知データが記憶されている被試験デバイスが複数あ
る場合も、各被試験デバイスに格納されている未知デー
タが同一であるかの検査をすることができる。さらに、
期待値データの集まりを作っておくことにより、異なる
既知データが格納されている被試験デバイスを一緒に試
験することができる。
被試験デバイスに格納された複数の未知データが同一で
あるかの試験をすることが可能になる。また、あらかじ
め未知データが記憶されている被試験デバイスが複数あ
る場合も、各被試験デバイスに格納されている未知デー
タが同一であるかの検査をすることができる。さらに、
期待値データの集まりを作っておくことにより、異なる
既知データが格納されている被試験デバイスを一緒に試
験することができる。
【図１】 この発明の第１の実施形態である集積回路試
験装置の構成を示すブロック図である。
験装置の構成を示すブロック図である。
【図２】 この発明の第２の実施形態である集積回路試
験装置の構成を示すブロック図である。
験装置の構成を示すブロック図である。
【図３】 この発明の第３の実施形態である集積回路試
験装置の構成を示すブロック図である。
験装置の構成を示すブロック図である。
【図４】 従来の集積回路試験装置の構成を示すブロッ
ク図である。
ク図である。
１ パターン発生器 ２ 制御回路 ３ ドライバ ４ コンパレータ ５ 被試験デバイス ５−１〜５−Ｎ 未知データ ６ 判定回路 ７ 期待値メモリ ８，９ 切り替え回路 １０ コントローラ装置
Claims (3)
- 【請求項１】 テストパターンを発生するパターン発生
器と、 前記パターン発生器によって発生されるテストパターン
を入力信号として前記被試験物に供給するドライバと、 前記入力信号の供給により前記被試験物から得られる出
力信号を疑似期待値パターンとして記憶する期待値メモ
リと、 前記入力信号の供給により前記被試験物から得られる出
力信号を前記期待値メモリに記憶された疑似期待値パタ
ーンと比較する判定回路とを具備することを特徴とする
集積回路試験装置。 - 【請求項２】 テストパターンを発生するパターン発生
器と、 前記パターン発生器によって発生されるテストパターン
を入力信号として前記被試験物に供給するドライバと、 前記入力信号の供給により前記被試験物から得られる出
力信号を疑似期待値パターンとして記憶する期待値メモ
リと、 前記パターン発生器によって発生されるテストパターン
または前記期待値メモリに記憶された疑似期待値パター
ンを選択して出力する切り替え回路と、 前記入力信号の供給により前記被試験物から得られる出
力信号を前記切り替え手段によって選択されたテストパ
ターンまたは疑似期待値パターンと比較する判定回路と
を具備することを特徴とする集積回路試験装置。 - 【請求項３】 前記期待値メモリにデータを書き込む手
段を具備することを特徴とする請求項２に記載の集積回
路試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9052059A JPH10253707A (ja) | 1997-03-06 | 1997-03-06 | 集積回路試験装置 |
| US09/035,459 US6118294A (en) | 1997-03-06 | 1998-03-05 | Integrated circuit testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9052059A JPH10253707A (ja) | 1997-03-06 | 1997-03-06 | 集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10253707A true JPH10253707A (ja) | 1998-09-25 |
Family
ID=12904252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9052059A Withdrawn JPH10253707A (ja) | 1997-03-06 | 1997-03-06 | 集積回路試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6118294A (ja) |
| JP (1) | JPH10253707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5226014B2 (ja) * | 2008-01-23 | 2013-07-03 | 株式会社アドバンテスト | 試験装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000338190A (ja) * | 1999-05-28 | 2000-12-08 | Ando Electric Co Ltd | Ｉｃ試験装置、及びｉｃ試験方法 |
| FR2824915A1 (fr) * | 2001-05-15 | 2002-11-22 | Koninkl Philips Electronics Nv | Dispositif de test de la conformite d'une connexion |
| US7301325B2 (en) * | 2004-02-02 | 2007-11-27 | Synthesys Research, Inc. | Method and apparatus for creating performance limits from parametric measurements |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241364A (en) * | 1990-10-19 | 1993-08-31 | Fuji Photo Film Co., Ltd. | Confocal scanning type of phase contrast microscope and scanning microscope |
| US5146161A (en) * | 1991-04-05 | 1992-09-08 | Vlsi Technology, Inc. | Integrated circuit test system |
| JP3591657B2 (ja) * | 1993-10-13 | 2004-11-24 | 株式会社アドバンテスト | 半導体ｉｃ試験装置 |
-
1997
- 1997-03-06 JP JP9052059A patent/JPH10253707A/ja not_active Withdrawn
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1998
- 1998-03-05 US US09/035,459 patent/US6118294A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5226014B2 (ja) * | 2008-01-23 | 2013-07-03 | 株式会社アドバンテスト | 試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6118294A (en) | 2000-09-12 |
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