JP2001124822A - テストバーンイン装置及びバーンイン試験方法 - Google Patents
テストバーンイン装置及びバーンイン試験方法Info
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Abstract
(57)【要約】
【課題】 本発明の課題は、（１）各ＩＣに２種類のス
キャン信号を接続することによってＩＣ毎のアクセスス
トップを制御して、ＩＣ毎にバーンイン試験を実施可能
であり、（２）ＩＣの良否の判定結果に基づいてスキャ
ン信号を制御してリアルタイムでアクセスストップを制
御するテストバーンイン装置及びバーンイン試験方法を
提供する。 【解決手段】 テストバーンインボード７に装着され
た複数の被測定ＩＣに試験用パターン信号をパターン発
生器２から出力し、これら複数の被測定ＩＣの中からＳ
ＣＡＮ制御回路Ａ（６ａ）及びＳＣＡＮ制御回路Ｂ（６
ｂ）によって択一にＩＣを選択し、複数の判定レジスタ
回路４によって各ＩＣの出力信号と、パターン信号とを
比較して該ＩＣの良否を判定し、この判定結果に基づい
てＳＣＡＮ制御回路Ｂ（６ｂ）によって被測定ＩＣが選
択される。
キャン信号を接続することによってＩＣ毎のアクセスス
トップを制御して、ＩＣ毎にバーンイン試験を実施可能
であり、（２）ＩＣの良否の判定結果に基づいてスキャ
ン信号を制御してリアルタイムでアクセスストップを制
御するテストバーンイン装置及びバーンイン試験方法を
提供する。 【解決手段】 テストバーンインボード７に装着され
た複数の被測定ＩＣに試験用パターン信号をパターン発
生器２から出力し、これら複数の被測定ＩＣの中からＳ
ＣＡＮ制御回路Ａ（６ａ）及びＳＣＡＮ制御回路Ｂ（６
ｂ）によって択一にＩＣを選択し、複数の判定レジスタ
回路４によって各ＩＣの出力信号と、パターン信号とを
比較して該ＩＣの良否を判定し、この判定結果に基づい
てＳＣＡＮ制御回路Ｂ（６ｂ）によって被測定ＩＣが選
択される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
バーンイン試験を行うためのテストバーンイン装置及び
バーンイン試験方法に関する。
バーンイン試験を行うためのテストバーンイン装置及び
バーンイン試験方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路の信頼性を確保す
るために、テストバーンイン装置において、バーンイン
ボード上の半導体集積回路に電源電圧を印加し、測定す
る半導体集積回路を選択するスキャン信号を印加し、更
に半導体集積回路の種類に応じた試験用パターン信号を
印加して所定の温度環境下での動作（パス／フェイル）
を検証するバーンイン試験が実施されている。
るために、テストバーンイン装置において、バーンイン
ボード上の半導体集積回路に電源電圧を印加し、測定す
る半導体集積回路を選択するスキャン信号を印加し、更
に半導体集積回路の種類に応じた試験用パターン信号を
印加して所定の温度環境下での動作（パス／フェイル）
を検証するバーンイン試験が実施されている。
【０００３】図３〜図４を参照して、従来のテストバー
ンイン装置１００及びバーンインボード１０７について
説明する。図３は、従来のテストバーンイン装置１００
の配線構成を示す回路図であり、図４は、図３に示した
テストバーンイン装置１００内のバーンインボード１０
７の配線構成を示す回路図である。
ンイン装置１００及びバーンインボード１０７について
説明する。図３は、従来のテストバーンイン装置１００
の配線構成を示す回路図であり、図４は、図３に示した
テストバーンイン装置１００内のバーンインボード１０
７の配線構成を示す回路図である。
【０００４】図３に示すように、従来のテストバーンイ
ン装置１００は、パターン発生器１０２、タイミング発
生器１０３、複数の判定レジスタ回路１０４，１０４，
…、ＳＣＡＮ制御回路１０６、テストバーンインボード
１０７、及び複数のＩ／Ｏ１０８，１０８，…によって
概略構成されている。
ン装置１００は、パターン発生器１０２、タイミング発
生器１０３、複数の判定レジスタ回路１０４，１０４，
…、ＳＣＡＮ制御回路１０６、テストバーンインボード
１０７、及び複数のＩ／Ｏ１０８，１０８，…によって
概略構成されている。
【０００５】パターン発生器１０２は、Address端子とD
ata端子とを備えており、タイミング発生器１０３から
サイクル信号が入力されると、Address端子からＩＣ内
の試験位置を示すアドレス信号をバッファＤｒを介して
テストバーンインボード１０７上の各ＩＣのAddress端
子に出力し、Data端子からバーンイン試験を行うための
Ｉ／Ｏデータ（例えば、試験用パターン信号等）を判定
レジスタ回路１０４と、Ｉ／Ｏ１０８を介してテストバ
ーンインボード１０７上の各ＩＣのDQn端子とに出力す
る。
ata端子とを備えており、タイミング発生器１０３から
サイクル信号が入力されると、Address端子からＩＣ内
の試験位置を示すアドレス信号をバッファＤｒを介して
テストバーンインボード１０７上の各ＩＣのAddress端
子に出力し、Data端子からバーンイン試験を行うための
Ｉ／Ｏデータ（例えば、試験用パターン信号等）を判定
レジスタ回路１０４と、Ｉ／Ｏ１０８を介してテストバ
ーンインボード１０７上の各ＩＣのDQn端子とに出力す
る。
【０００６】タイミング発生器１０３は、Cycle-Rate端
子、汎用Clock端子、判定Strob端子、及びSCAN-Clock端
子を備えている。タイミング発生器１０３は、Cycle-Ra
te端子からサイクル信号をパターン発生器１０２に出力
してバーンイン試験を開始し、汎用Clock端子からクロ
ック信号をバッファＤｒを介してテストバーンインボー
ド１０７上の各ＩＣのWE,OE端子に出力し、SCAN-Clock
端子からスキャンクロック信号をＳＣＡＮ制御回路１０
６に出力する。
子、汎用Clock端子、判定Strob端子、及びSCAN-Clock端
子を備えている。タイミング発生器１０３は、Cycle-Ra
te端子からサイクル信号をパターン発生器１０２に出力
してバーンイン試験を開始し、汎用Clock端子からクロ
ック信号をバッファＤｒを介してテストバーンインボー
ド１０７上の各ＩＣのWE,OE端子に出力し、SCAN-Clock
端子からスキャンクロック信号をＳＣＡＮ制御回路１０
６に出力する。
【０００７】また、タイミング発生器１０３は、判定レ
ジスタ回路１０４から判定Strob端子にＩＣの良否に関
する判定結果が入力されると、SCAN-Clock端子から次の
スキャンクロック信号をＳＣＡＮ制御回路１０６に出力
する。
ジスタ回路１０４から判定Strob端子にＩＣの良否に関
する判定結果が入力されると、SCAN-Clock端子から次の
スキャンクロック信号をＳＣＡＮ制御回路１０６に出力
する。
【０００８】判定レジスタ回路１０４は、パターン発生
器１０２から入力されるＩ／Ｏデータ（試験用パターン
信号）と、Ｉ／Ｏ１０８を介してテストバーンインボー
ド１０７上の各ＩＣのDQn端子から入力されるＩ／Ｏデ
ータとを比較することによってＩＣの良否を判定し、そ
の判定結果を内部のフリップフロップＦ／Ｆに格納する
と共に、タイミング発生器１０３の判定Strob端子に出
力する。
器１０２から入力されるＩ／Ｏデータ（試験用パターン
信号）と、Ｉ／Ｏ１０８を介してテストバーンインボー
ド１０７上の各ＩＣのDQn端子から入力されるＩ／Ｏデ
ータとを比較することによってＩＣの良否を判定し、そ
の判定結果を内部のフリップフロップＦ／Ｆに格納する
と共に、タイミング発生器１０３の判定Strob端子に出
力する。
【０００９】ＳＣＡＮ制御回路１０６は、複数のスキャ
ン信号（ＳＣＡＮ１、ＳＣＡＮ２、…）をテストバーン
インボード１０７上のＩＣのCS端子にバッファＤｒを介
して接続している。ここで、図４に示すように、テスト
バーンインボード１０７においてＩＣ１〜ＩＣ７を１つ
のブロックとして、このブロック（ＩＣ１〜ＩＣ７）に
スキャン信号（ＳＣＡＮ１）が接続されている。同様に
して、ブロック毎に別のスキャン信号（ＳＣＡＮ２、Ｓ
ＣＡＮ３、…）がそれぞれ接続されている。これら複数
のスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２、…）は、２
値（イネーブル／ディセーブル）によって制御される。
ン信号（ＳＣＡＮ１、ＳＣＡＮ２、…）をテストバーン
インボード１０７上のＩＣのCS端子にバッファＤｒを介
して接続している。ここで、図４に示すように、テスト
バーンインボード１０７においてＩＣ１〜ＩＣ７を１つ
のブロックとして、このブロック（ＩＣ１〜ＩＣ７）に
スキャン信号（ＳＣＡＮ１）が接続されている。同様に
して、ブロック毎に別のスキャン信号（ＳＣＡＮ２、Ｓ
ＣＡＮ３、…）がそれぞれ接続されている。これら複数
のスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２、…）は、２
値（イネーブル／ディセーブル）によって制御される。
【００１０】また、タイミング発生器１０３からスキャ
ンクロック信号が入力されると、ＳＣＡＮ制御回路１０
６は、このスキャンクロック信号に基づいて特定のスキ
ャン信号をイネーブル選択して、このイネーブル選択さ
れたスキャン信号に対応するブロックのＩＣをバーンイ
ン試験可能にする。
ンクロック信号が入力されると、ＳＣＡＮ制御回路１０
６は、このスキャンクロック信号に基づいて特定のスキ
ャン信号をイネーブル選択して、このイネーブル選択さ
れたスキャン信号に対応するブロックのＩＣをバーンイ
ン試験可能にする。
【００１１】テストバーンインボード１０７は、図示し
ない複数のＩＣソケットを備えており、各ＩＣソケット
上にＩＣ１，ＩＣ２，…，ＩＣ（ｍ＋１）を実装してい
る。各ＩＣは、半導体メモリ等の被測定デバイスであ
り、Address端子、WE,OE端子、DQn端子、及びCS端子を
備えている。各ＩＣのAddress端子にはパターン発生器
１０２からアドレス信号が入力され、WE(Write Enabl
e),OE(Output Enable)端子にはタイミング発生器１０３
からクロック信号が入力され、DQn端子にはパターン発
生器１０２からＩ／Ｏデータ（試験用パターン信号）が
入力され、CS(ChipSelect)端子にはＳＣＡＮ制御回路１
０６からスキャン信号が接続されている。また、各ＩＣ
は、DQn端子にＩ／Ｏ（試験用パターン信号）データが
入力されると、DQn端子からＩ／Ｏ１０８を介して判定
レジスタ回路１０４にＩ／Ｏデータを出力する。
ない複数のＩＣソケットを備えており、各ＩＣソケット
上にＩＣ１，ＩＣ２，…，ＩＣ（ｍ＋１）を実装してい
る。各ＩＣは、半導体メモリ等の被測定デバイスであ
り、Address端子、WE,OE端子、DQn端子、及びCS端子を
備えている。各ＩＣのAddress端子にはパターン発生器
１０２からアドレス信号が入力され、WE(Write Enabl
e),OE(Output Enable)端子にはタイミング発生器１０３
からクロック信号が入力され、DQn端子にはパターン発
生器１０２からＩ／Ｏデータ（試験用パターン信号）が
入力され、CS(ChipSelect)端子にはＳＣＡＮ制御回路１
０６からスキャン信号が接続されている。また、各ＩＣ
は、DQn端子にＩ／Ｏ（試験用パターン信号）データが
入力されると、DQn端子からＩ／Ｏ１０８を介して判定
レジスタ回路１０４にＩ／Ｏデータを出力する。
【００１２】Ｉ／Ｏ１０８は、パターン発生器１０２の
Data端子から入力されるＩ／Ｏデータを整形してテスト
バーンインボード１０７上の各ＩＣのDQn端子に出力す
るバッファＤｒと、各ＩＣのDQn端子から入力されるＩ
／Ｏデータを整形して判定レジスタ回路１０４に出力す
るバッファＣｏとを備えている。
Data端子から入力されるＩ／Ｏデータを整形してテスト
バーンインボード１０７上の各ＩＣのDQn端子に出力す
るバッファＤｒと、各ＩＣのDQn端子から入力されるＩ
／Ｏデータを整形して判定レジスタ回路１０４に出力す
るバッファＣｏとを備えている。
【００１３】次に、従来のバーンイン試験におけるテス
トシーケンスについて説明する。タイミング発生器１０
３からＳＣＡＮ制御回路１０６にスキャンクロック信号
が入力されると、図４に示すテストバーンインボード１
０７において、ＳＣＡＮ制御回路１０６（図３参照）
は、最初に任意の１スキャン（例えば、ＳＣＡＮ１）を
イネーブル選択して、このＳＣＡＮ１が接続されている
ＩＣ１〜ＩＣ６に試験用パターン信号が印加される。そ
して、各判定レジスタ回路１０４，１０４，…は、ＩＣ
１〜ＩＣ６から入力されるＩ／Ｏデータと、パターン発
生器１０２から入力されるＩ／Ｏデータ（試験用パター
ン信号）とを比較して各ＩＣの良否を判定し、その判定
結果を内部のフリップフロップＦ／Ｆに格納するととも
に、タイミング発生器２に出力する。
トシーケンスについて説明する。タイミング発生器１０
３からＳＣＡＮ制御回路１０６にスキャンクロック信号
が入力されると、図４に示すテストバーンインボード１
０７において、ＳＣＡＮ制御回路１０６（図３参照）
は、最初に任意の１スキャン（例えば、ＳＣＡＮ１）を
イネーブル選択して、このＳＣＡＮ１が接続されている
ＩＣ１〜ＩＣ６に試験用パターン信号が印加される。そ
して、各判定レジスタ回路１０４，１０４，…は、ＩＣ
１〜ＩＣ６から入力されるＩ／Ｏデータと、パターン発
生器１０２から入力されるＩ／Ｏデータ（試験用パター
ン信号）とを比較して各ＩＣの良否を判定し、その判定
結果を内部のフリップフロップＦ／Ｆに格納するととも
に、タイミング発生器２に出力する。
【００１４】次に、ＳＣＡＮ制御回路１０６によって別
の１スキャン（例えば、ＳＣＡＮ２）がイネーブル選択
されると、このＳＣＡＮ２が接続されたＩＣ７〜ＩＣ１
２にテストパターンが印可される。そして、各判定レジ
スタ回路１０４，１０４，…は、ＩＣ７〜ＩＣ１２から
入力されるＩ／Ｏデータと、パターン発生器１０２から
入力されるＩ／Ｏデータ（試験用パターン信号）とを比
較して各ＩＣの良否を判定し、その判定結果を内部のフ
リップフロップＦ／Ｆに格納するとともに、タイミング
発生器２に出力する。
の１スキャン（例えば、ＳＣＡＮ２）がイネーブル選択
されると、このＳＣＡＮ２が接続されたＩＣ７〜ＩＣ１
２にテストパターンが印可される。そして、各判定レジ
スタ回路１０４，１０４，…は、ＩＣ７〜ＩＣ１２から
入力されるＩ／Ｏデータと、パターン発生器１０２から
入力されるＩ／Ｏデータ（試験用パターン信号）とを比
較して各ＩＣの良否を判定し、その判定結果を内部のフ
リップフロップＦ／Ｆに格納するとともに、タイミング
発生器２に出力する。
【００１５】同様に、ＳＣＡＮ制御回路１０６によって
スキャン信号のイネーブル選択を順番に切り換えること
で、テストバーンインボード１０７上の試験対象ブロッ
クを切り換えて、テストバーンインボード１０７上の全
てのＩＣに対してバーンイン試験を実施する。
スキャン信号のイネーブル選択を順番に切り換えること
で、テストバーンインボード１０７上の試験対象ブロッ
クを切り換えて、テストバーンインボード１０７上の全
てのＩＣに対してバーンイン試験を実施する。
【００１６】
【発明が解決しようとする課題】しかしながら、上記従
来のテストバーンイン装置１００では、スキャン信号を
ブロック毎（例えば、ＩＣ１〜ＩＣ６）に接続し、スキ
ャン信号がイネーブル選択されたブロック内のＩＣに対
してテストパターンを印加してＩＣの良否を判定してい
たため、各ＩＣ毎にバーンイン試験を実行することがで
きなかった。
来のテストバーンイン装置１００では、スキャン信号を
ブロック毎（例えば、ＩＣ１〜ＩＣ６）に接続し、スキ
ャン信号がイネーブル選択されたブロック内のＩＣに対
してテストパターンを印加してＩＣの良否を判定してい
たため、各ＩＣ毎にバーンイン試験を実行することがで
きなかった。
【００１７】そのため、不良のＩＣがあった場合には、
次のバーンイン試験において、ブロック内の不良ＩＣと
共通配線された他の良品ＩＣに対して悪影響を及ぼす可
能性があった。例えば、ＩＣがフラッシュメモリの場合
には、書き込み時のオーバーライト防止制御や、消去時
のオーバーイレース防止制御の実施が困難であった。
次のバーンイン試験において、ブロック内の不良ＩＣと
共通配線された他の良品ＩＣに対して悪影響を及ぼす可
能性があった。例えば、ＩＣがフラッシュメモリの場合
には、書き込み時のオーバーライト防止制御や、消去時
のオーバーイレース防止制御の実施が困難であった。
【００１８】本発明の課題は、（１）各ＩＣに２種類の
スキャン信号を接続することによってＩＣ毎のアクセス
ストップを制御して、ＩＣ毎にバーンイン試験を実施可
能であり、（２）ＩＣの良否の判定結果に基づいてスキ
ャン信号を制御してリアルタイムでアクセスストップを
制御するテストバーンイン装置及びバーンイン試験方法
を提供することである。
スキャン信号を接続することによってＩＣ毎のアクセス
ストップを制御して、ＩＣ毎にバーンイン試験を実施可
能であり、（２）ＩＣの良否の判定結果に基づいてスキ
ャン信号を制御してリアルタイムでアクセスストップを
制御するテストバーンイン装置及びバーンイン試験方法
を提供することである。
【００１９】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、複数の被測定半導体集積回
路を装着するバーンインボード（例えば、図１に示すテ
ストバーンインボード７に対応する。）と、前記バーン
インボードに装着された複数の被測定半導体集積回路
（例えば、図２に示すＩＣ１，ＩＣ２，…に対応す
る。）にバーンイン試験用のパターン信号を出力するパ
ターン信号出力手段（例えば、図１に示すパターン発生
器２に対応する。）と、前記バーンインボードに装着さ
れた複数の被測定半導体集積回路の中から、択一に被測
定半導体集積回路を選択する選択手段（例えば、図１に
示すＳＣＡＮ制御回路Ａ（６ａ）、ＳＣＡＮ制御回路Ｂ
（６ｂ）に対応する。）と、前記選択手段により選択さ
れた被測定半導体集積回路から出力される出力信号と、
前記パターン信号出力手段により出力されるパターン信
号とを比較して該半導体集積回路の良否を判定し、その
判定結果を出力する判定手段（例えば、図１に示す判定
レジスタ回路４に対応する。）と、を備えるテストバー
ンイン装置であって、前記選択手段は、前記判定手段に
より出力された判定結果に基づいて被測定半導体集積回
路を選択することを特徴としている。
め、請求項１記載の発明は、複数の被測定半導体集積回
路を装着するバーンインボード（例えば、図１に示すテ
ストバーンインボード７に対応する。）と、前記バーン
インボードに装着された複数の被測定半導体集積回路
（例えば、図２に示すＩＣ１，ＩＣ２，…に対応す
る。）にバーンイン試験用のパターン信号を出力するパ
ターン信号出力手段（例えば、図１に示すパターン発生
器２に対応する。）と、前記バーンインボードに装着さ
れた複数の被測定半導体集積回路の中から、択一に被測
定半導体集積回路を選択する選択手段（例えば、図１に
示すＳＣＡＮ制御回路Ａ（６ａ）、ＳＣＡＮ制御回路Ｂ
（６ｂ）に対応する。）と、前記選択手段により選択さ
れた被測定半導体集積回路から出力される出力信号と、
前記パターン信号出力手段により出力されるパターン信
号とを比較して該半導体集積回路の良否を判定し、その
判定結果を出力する判定手段（例えば、図１に示す判定
レジスタ回路４に対応する。）と、を備えるテストバー
ンイン装置であって、前記選択手段は、前記判定手段に
より出力された判定結果に基づいて被測定半導体集積回
路を選択することを特徴としている。
【００２０】この請求項１記載の発明のテストバーンイ
ン装置によれば、パターン信号出力手段により、バーン
インボードに装着された複数の被測定半導体集積回路に
バーンイン試験用のパターン信号を出力し、選択手段に
より、バーンインボードに装着された複数の被測定半導
体集積回路の中から、択一に被測定半導体集積回路を選
択し、判定手段により、選択手段によって選択された被
測定半導体集積回路から出力される出力信号と、パター
ン信号出力手段によって出力されたパターン信号とを比
較して該半導体集積回路の良否を判定し、選択手段によ
り、判定手段の判定結果に基づいて被測定半導体集積回
路を選択する。
ン装置によれば、パターン信号出力手段により、バーン
インボードに装着された複数の被測定半導体集積回路に
バーンイン試験用のパターン信号を出力し、選択手段に
より、バーンインボードに装着された複数の被測定半導
体集積回路の中から、択一に被測定半導体集積回路を選
択し、判定手段により、選択手段によって選択された被
測定半導体集積回路から出力される出力信号と、パター
ン信号出力手段によって出力されたパターン信号とを比
較して該半導体集積回路の良否を判定し、選択手段によ
り、判定手段の判定結果に基づいて被測定半導体集積回
路を選択する。
【００２１】請求項４記載の発明は、バーンインボード
に装着された複数の被測定半導体集積回路にバーンイン
試験用のパターン信号を出力する工程と、前記バーンイ
ンボードに装着された複数の被測定半導体集積回路の中
から、択一に被測定半導体集積回路を選択する工程と、
この選択された被測定半導体集積回路から出力される出
力信号と、前記パターン信号とを比較して該半導体集積
回路の良否を判定し、その判定結果を出力する工程と、
を有するバーンイン試験方法であって、前記判定結果に
基づいて被測定半導体集積回路を選択する工程を有する
ことを特徴としている。
に装着された複数の被測定半導体集積回路にバーンイン
試験用のパターン信号を出力する工程と、前記バーンイ
ンボードに装着された複数の被測定半導体集積回路の中
から、択一に被測定半導体集積回路を選択する工程と、
この選択された被測定半導体集積回路から出力される出
力信号と、前記パターン信号とを比較して該半導体集積
回路の良否を判定し、その判定結果を出力する工程と、
を有するバーンイン試験方法であって、前記判定結果に
基づいて被測定半導体集積回路を選択する工程を有する
ことを特徴としている。
【００２２】この請求項４記載の発明のバーンイン試験
方法によれば、バーンインボードに装着された複数の被
測定半導体集積回路にバーンイン試験用のパターン信号
を出力し、バーンインボードに装着された複数の被測定
半導体集積回路の中から、択一に被測定半導体集積回路
を選択し、この選択された被測定半導体集積回路から出
力される出力信号と、パターン信号とを比較して該半導
体集積回路の良否を判定して、その判定結果を出力し、
この判定結果に基づいて被測定半導体集積回路を選択す
る。
方法によれば、バーンインボードに装着された複数の被
測定半導体集積回路にバーンイン試験用のパターン信号
を出力し、バーンインボードに装着された複数の被測定
半導体集積回路の中から、択一に被測定半導体集積回路
を選択し、この選択された被測定半導体集積回路から出
力される出力信号と、パターン信号とを比較して該半導
体集積回路の良否を判定して、その判定結果を出力し、
この判定結果に基づいて被測定半導体集積回路を選択す
る。
【００２３】したがって、請求項１記載の発明のテスト
バーンイン装置、及び請求項４記載の発明のバーンイン
試験方法において、判定回路の判定結果に基づいて半導
体集積回路を選択するため、不良の半導体集積回路への
アクセスをリアルタイムでストップ制御することができ
る。
バーンイン装置、及び請求項４記載の発明のバーンイン
試験方法において、判定回路の判定結果に基づいて半導
体集積回路を選択するため、不良の半導体集積回路への
アクセスをリアルタイムでストップ制御することができ
る。
【００２４】更に、半導体集積回路が不良であると判定
された場合、リアルタイムでアクセスがストップ制御さ
れるので、次のバーンイン試験において、不良の半導体
集積回路と共通に配線された他の半導体集積回路への影
響を防止することができる。
された場合、リアルタイムでアクセスがストップ制御さ
れるので、次のバーンイン試験において、不良の半導体
集積回路と共通に配線された他の半導体集積回路への影
響を防止することができる。
【００２５】請求項２記載の発明は、前記バーンインボ
ードは、複数の被測定半導体集積回路をマトリックス状
に装着し、前記選択手段は、列方向の被測定半導体集積
回路を選択する列選択信号を出力する列選択信号出力手
段（例えば、図１に示すＳＣＡＮ制御回路Ａ（６ａ）に
対応する。）と、行方向の被測定半導体集積回路を選択
する行選択信号を出力する行選択信号出力手段（例え
ば、図１に示すＳＣＡＮ制御回路Ｂ（６ｂ）に対応す
る。）と、を備え、前記列選択信号出力手段から出力さ
れる列選択信号、及び前記行選択信号出力手段から出力
される行選択信号によって、択一に被測定半導体集積回
路を選択することを特徴としている。
ードは、複数の被測定半導体集積回路をマトリックス状
に装着し、前記選択手段は、列方向の被測定半導体集積
回路を選択する列選択信号を出力する列選択信号出力手
段（例えば、図１に示すＳＣＡＮ制御回路Ａ（６ａ）に
対応する。）と、行方向の被測定半導体集積回路を選択
する行選択信号を出力する行選択信号出力手段（例え
ば、図１に示すＳＣＡＮ制御回路Ｂ（６ｂ）に対応す
る。）と、を備え、前記列選択信号出力手段から出力さ
れる列選択信号、及び前記行選択信号出力手段から出力
される行選択信号によって、択一に被測定半導体集積回
路を選択することを特徴としている。
【００２６】この請求項２記載の発明のテストバーンイ
ン装置によれば、バーンインボードにマトリックス状に
装着された複数の被測定半導体集積回路を測定する際
に、選択手段に備えた列選択信号出力手段により、列方
向の被測定半導体集積回路を選択する列選択信号を出力
し、選択手段に備えた行選択信号出力手段により、行方
向の被測定半導体集積回路を選択し、択一に被測定半導
体集積回路を選択する。
ン装置によれば、バーンインボードにマトリックス状に
装着された複数の被測定半導体集積回路を測定する際
に、選択手段に備えた列選択信号出力手段により、列方
向の被測定半導体集積回路を選択する列選択信号を出力
し、選択手段に備えた行選択信号出力手段により、行方
向の被測定半導体集積回路を選択し、択一に被測定半導
体集積回路を選択する。
【００２７】請求項５記載の発明は、バーンインボード
にマトリックス状に装着された複数の被測定半導体集積
回路のバーンイン試験方法であって、列方向の被測定半
導体集積回路を選択する列選択信号を出力する工程と、
行方向の被測定半導体集積回路を選択する行選択信号を
出力する工程と、出力された前記列選択信号及び前記行
選択信号によって択一に被測定半導体集積回路を選択す
る工程と、を有することを特徴としている。
にマトリックス状に装着された複数の被測定半導体集積
回路のバーンイン試験方法であって、列方向の被測定半
導体集積回路を選択する列選択信号を出力する工程と、
行方向の被測定半導体集積回路を選択する行選択信号を
出力する工程と、出力された前記列選択信号及び前記行
選択信号によって択一に被測定半導体集積回路を選択す
る工程と、を有することを特徴としている。
【００２８】この請求項５記載の発明のバーンイン試験
方法によれば、バーンインボードにマトリックス状に装
着された複数の被測定半導体集積回路のバーンイン試験
方法であって、列方向の被測定半導体集積回路を選択す
る列選択信号を出力し、行方向の被測定半導体集積回路
を選択する行選択信号を出力し、出力された列選択信号
及び行選択信号によって択一に被測定半導体集積回路を
選択する。
方法によれば、バーンインボードにマトリックス状に装
着された複数の被測定半導体集積回路のバーンイン試験
方法であって、列方向の被測定半導体集積回路を選択す
る列選択信号を出力し、行方向の被測定半導体集積回路
を選択する行選択信号を出力し、出力された列選択信号
及び行選択信号によって択一に被測定半導体集積回路を
選択する。
【００２９】したがって、請求項２記載の発明のテスト
バーンイン装置、及び請求項５記載の発明のバーンイン
試験方法において、２種類の選択信号をバーンインボー
ドにマトリックス状に装着された各被測定半導体集積回
路に出力することによって、択一に被測定半導体集積回
路を選択することができるため、半導体集積回路毎にバ
ーンイン試験を実施することができる。
バーンイン装置、及び請求項５記載の発明のバーンイン
試験方法において、２種類の選択信号をバーンインボー
ドにマトリックス状に装着された各被測定半導体集積回
路に出力することによって、択一に被測定半導体集積回
路を選択することができるため、半導体集積回路毎にバ
ーンイン試験を実施することができる。
【００３０】請求項３記載の発明は、請求項１記載のテ
ストバーンイン装置において、前記判定手段は、複数の
判定条件（例えば、図１に示すPass-AND,Fail-OR回路５
に対応する。）を選択可能に備えることを特徴としてい
る。
ストバーンイン装置において、前記判定手段は、複数の
判定条件（例えば、図１に示すPass-AND,Fail-OR回路５
に対応する。）を選択可能に備えることを特徴としてい
る。
【００３１】この請求項３記載の発明のテストバーンイ
ン装置によれば、判定手段に備えた複数の判定条件の中
から、ユーザによって所望の判定条件を選択することが
できる。
ン装置によれば、判定手段に備えた複数の判定条件の中
から、ユーザによって所望の判定条件を選択することが
できる。
【００３２】
【発明の実施の形態】以下、図１〜図２を参照して、本
発明を適用したテストバーンイン装置の一実施の形態に
ついて説明する。
発明を適用したテストバーンイン装置の一実施の形態に
ついて説明する。
【００３３】詳細については後述するが、本実施の形態
においては、テストバーンイン装置内にＳＣＡＮ制御回
路を２系統設け、各ＳＣＡＮ制御回路から出力される２
種類のスキャン信号をバーンインボード上の複数の半導
体メモリ等のＩＣにマトリックス状に接続することによ
って、ＩＣ毎にバーンイン試験を実施することを特徴と
している。また、ＩＣの良否の判定結果をＳＣＡＮ制御
回路にフィードバックすることによって、不良ＩＣへの
アクセスのストップ制御をリアルタイムで実施すること
を特徴としている。
においては、テストバーンイン装置内にＳＣＡＮ制御回
路を２系統設け、各ＳＣＡＮ制御回路から出力される２
種類のスキャン信号をバーンインボード上の複数の半導
体メモリ等のＩＣにマトリックス状に接続することによ
って、ＩＣ毎にバーンイン試験を実施することを特徴と
している。また、ＩＣの良否の判定結果をＳＣＡＮ制御
回路にフィードバックすることによって、不良ＩＣへの
アクセスのストップ制御をリアルタイムで実施すること
を特徴としている。
【００３４】図１は、本発明を適用したテストバーンイ
ン装置１の配線構成を示した回路図であり、図２は、図
１に示したテストバーンイン装置１内のバーンインボー
ド７の配線構成を示した回路図である。
ン装置１の配線構成を示した回路図であり、図２は、図
１に示したテストバーンイン装置１内のバーンインボー
ド７の配線構成を示した回路図である。
【００３５】図１に示すように、テストバーンイン装置
１は、パターン発生器２、タイミング発生器３、複数の
判定レジスタ回路４，４，…、Pass-AND,Fail-OR回路
５、ＳＣＡＮ制御回路Ａ（６ａ）、ＳＣＡＮ制御回路Ｂ
（６ｂ）、テストバーンインボード７、及び複数のＩ／
Ｏ８，８，…によって概略構成されている。
１は、パターン発生器２、タイミング発生器３、複数の
判定レジスタ回路４，４，…、Pass-AND,Fail-OR回路
５、ＳＣＡＮ制御回路Ａ（６ａ）、ＳＣＡＮ制御回路Ｂ
（６ｂ）、テストバーンインボード７、及び複数のＩ／
Ｏ８，８，…によって概略構成されている。
【００３６】パターン発生器２は、Address端子、Data
端子、及びPFCLR端子を備えており、タイミング発生器
１０３からサイクル信号が入力されると、Address端子
からＩＣ内の試験位置を示すアドレス信号をバッファＤ
ｒを介してテストバーンインボード７上の各ＩＣのAddr
ess端子に出力し、Data端子からバーンイン試験を実施
するためのＩ／Ｏデータ（例えば、試験用パターン信号
等）を判定レジスタ回路４と、Ｉ／Ｏ８を介してテスト
バーンインボード７上の各ＩＣのDQn端子とに出力す
る。また、パターン発生器２は、PFCLR(Pass/Fail Clea
r)端子からパス／フェイルクリア信号を複数の判定レジ
スタ回路４，４，…に出力する。
端子、及びPFCLR端子を備えており、タイミング発生器
１０３からサイクル信号が入力されると、Address端子
からＩＣ内の試験位置を示すアドレス信号をバッファＤ
ｒを介してテストバーンインボード７上の各ＩＣのAddr
ess端子に出力し、Data端子からバーンイン試験を実施
するためのＩ／Ｏデータ（例えば、試験用パターン信号
等）を判定レジスタ回路４と、Ｉ／Ｏ８を介してテスト
バーンインボード７上の各ＩＣのDQn端子とに出力す
る。また、パターン発生器２は、PFCLR(Pass/Fail Clea
r)端子からパス／フェイルクリア信号を複数の判定レジ
スタ回路４，４，…に出力する。
【００３７】タイミング発生器３は、Cycle-Rate端子、
汎用Clock端子、判定Strob端子、SCAN-ClockA端子、SCA
N-ClockB端子を備えている。タイミング発生器３は、Cy
cle-Rate端子からサイクル信号をパターン発生器２に出
力してバーンイン試験を開始し、汎用Clock端子からク
ロック信号をバッファＤｒを介してテストバーンインボ
ード７上の各ＩＣのWE端子に出力し、SCAN-ClockA端子
からスキャンクロックＡ信号をＳＣＡＮ制御回路Ａ（６
ａ）に出力し、SCAN-ClockB端子からスキャンクロック
Ｂ信号をＳＣＡＮ制御回路Ｂ（６ｂ）に出力する。
汎用Clock端子、判定Strob端子、SCAN-ClockA端子、SCA
N-ClockB端子を備えている。タイミング発生器３は、Cy
cle-Rate端子からサイクル信号をパターン発生器２に出
力してバーンイン試験を開始し、汎用Clock端子からク
ロック信号をバッファＤｒを介してテストバーンインボ
ード７上の各ＩＣのWE端子に出力し、SCAN-ClockA端子
からスキャンクロックＡ信号をＳＣＡＮ制御回路Ａ（６
ａ）に出力し、SCAN-ClockB端子からスキャンクロック
Ｂ信号をＳＣＡＮ制御回路Ｂ（６ｂ）に出力する。
【００３８】また、タイミング発生器３は、判定レジス
タ回路４から判定Strob端子にＩＣの良否に関する判定
結果が入力されると、SCAN-ClockA端子から次のスキャ
ンクロックＡ信号をＳＣＡＮ制御回路Ａ（６ａ）に出力
し、SCAN-ClockB端子から次のスキャンクロックＢ信号
をＳＣＡＮ制御回路Ｂ（６ｂ）に出力する。
タ回路４から判定Strob端子にＩＣの良否に関する判定
結果が入力されると、SCAN-ClockA端子から次のスキャ
ンクロックＡ信号をＳＣＡＮ制御回路Ａ（６ａ）に出力
し、SCAN-ClockB端子から次のスキャンクロックＢ信号
をＳＣＡＮ制御回路Ｂ（６ｂ）に出力する。
【００３９】判定レジスタ回路４は、パターン発生器２
から入力されるＩ／Ｏデータと、Ｉ／Ｏ８を介してテス
トバーンインボード７上の各ＩＣのDQn端子から入力さ
れるＩ／Ｏデータとを比較することによって各ＩＣの良
否を判定し、その判定結果（パス／フェイル信号）を内
部のフリップフロップＦ／Ｆに格納すると共に、タイミ
ング発生器３、及びPass-AND,Fail-OR回路５に出力す
る。また、判定レジスタ回路４は、パターン発生器２か
らパス／フェイルクリア信号が入力されると、前記フリ
ップフロップＦ／Ｆに格納した判定結果（パス／フェイ
ル信号）をクリアする。
から入力されるＩ／Ｏデータと、Ｉ／Ｏ８を介してテス
トバーンインボード７上の各ＩＣのDQn端子から入力さ
れるＩ／Ｏデータとを比較することによって各ＩＣの良
否を判定し、その判定結果（パス／フェイル信号）を内
部のフリップフロップＦ／Ｆに格納すると共に、タイミ
ング発生器３、及びPass-AND,Fail-OR回路５に出力す
る。また、判定レジスタ回路４は、パターン発生器２か
らパス／フェイルクリア信号が入力されると、前記フリ
ップフロップＦ／Ｆに格納した判定結果（パス／フェイ
ル信号）をクリアする。
【００４０】Pass-AND,Fail-OR回路５は、複数の判定レ
ジスタ回路４から入力されるパス信号のＡＮＤ回路であ
るPass-AND回路と、複数の判定レジスタ回路４から入力
されるフェイル信号のＯＲ回路であるFail-OR回路と、
を備え、何れか一方の論理回路がユーザによって予め選
択される。そして、Pass-AND,Fail-OR回路５は、該選択
された回路（Pass-AND回路、またはFail-OR回路）の出
力信号をＳＣＡＮ制御回路Ｂ（６ｂ）に出力する。
ジスタ回路４から入力されるパス信号のＡＮＤ回路であ
るPass-AND回路と、複数の判定レジスタ回路４から入力
されるフェイル信号のＯＲ回路であるFail-OR回路と、
を備え、何れか一方の論理回路がユーザによって予め選
択される。そして、Pass-AND,Fail-OR回路５は、該選択
された回路（Pass-AND回路、またはFail-OR回路）の出
力信号をＳＣＡＮ制御回路Ｂ（６ｂ）に出力する。
【００４１】ＳＣＡＮ制御回路Ａ（６ａ）は、タイミン
グ発生器３からスキャンクロックＡ信号が入力される
と、スキャンＡ信号（ＳＣＡＮ−Ａ１，ＳＣＡＮ−Ａ
２，…）をテストバーンインボード７上のＩＣのOE端子
にバッファＤｒを介して接続している。ここで、図２に
示すように、テストバーンインボード７において、ＩＣ
１〜ＩＣ７を１つのブロックとして、このブロック（Ｉ
Ｃ１〜ＩＣ７）にＳＣＡＮ−Ａ１が接続されている。同
様にして、ブロック毎に別のスキャン信号（ＳＣＡＮ−
Ａ２，ＳＣＡＮ−Ａ３，…）がそれぞれ接続されてい
る。また、タイミング発生器３からスキャンクロックＡ
信号が入力されると、ＳＣＡＮ制御回路Ａ（６ａ）は、
このスキャンクロックＡ信号に基づいて特定のスキャン
Ａ信号をイネーブル選択する。
グ発生器３からスキャンクロックＡ信号が入力される
と、スキャンＡ信号（ＳＣＡＮ−Ａ１，ＳＣＡＮ−Ａ
２，…）をテストバーンインボード７上のＩＣのOE端子
にバッファＤｒを介して接続している。ここで、図２に
示すように、テストバーンインボード７において、ＩＣ
１〜ＩＣ７を１つのブロックとして、このブロック（Ｉ
Ｃ１〜ＩＣ７）にＳＣＡＮ−Ａ１が接続されている。同
様にして、ブロック毎に別のスキャン信号（ＳＣＡＮ−
Ａ２，ＳＣＡＮ−Ａ３，…）がそれぞれ接続されてい
る。また、タイミング発生器３からスキャンクロックＡ
信号が入力されると、ＳＣＡＮ制御回路Ａ（６ａ）は、
このスキャンクロックＡ信号に基づいて特定のスキャン
Ａ信号をイネーブル選択する。
【００４２】ＳＣＡＮ制御回路Ｂ（６ｂ）は、スキャン
Ｂ信号（ＳＣＡＮ−Ｂ１，ＳＣＡＮ−Ｂ２，…，ＳＣＡ
Ｎ−Ｂ６）をテストバーンインボード７上のＩＣのCS端
子にバッファＤｒを介して接続している。ここで、図２
に示すように、テストバーンインボード７において、Ｉ
Ｃ１，ＩＣ７，ＩＣ１３，…に対してＳＣＡＮ−Ｂ１が
接続され、ＩＣ２，ＩＣ８，ＩＣ１４，…に対してＳＣ
ＡＮ−Ｂ２が接続されている。同様にして、ＳＣＡＮ−
Ｂ３〜Ｂ６がそれぞれ接続されている。また、タイミン
グ発生器３からスキャンクロックＢ信号が入力される
と、ＳＣＡＮ制御回路Ｂ（６ｂ）は、このこのスキャン
クロックＢ信号に基づいて特定のスキャンＢ信号をイネ
ーブル選択する。
Ｂ信号（ＳＣＡＮ−Ｂ１，ＳＣＡＮ−Ｂ２，…，ＳＣＡ
Ｎ−Ｂ６）をテストバーンインボード７上のＩＣのCS端
子にバッファＤｒを介して接続している。ここで、図２
に示すように、テストバーンインボード７において、Ｉ
Ｃ１，ＩＣ７，ＩＣ１３，…に対してＳＣＡＮ−Ｂ１が
接続され、ＩＣ２，ＩＣ８，ＩＣ１４，…に対してＳＣ
ＡＮ−Ｂ２が接続されている。同様にして、ＳＣＡＮ−
Ｂ３〜Ｂ６がそれぞれ接続されている。また、タイミン
グ発生器３からスキャンクロックＢ信号が入力される
と、ＳＣＡＮ制御回路Ｂ（６ｂ）は、このこのスキャン
クロックＢ信号に基づいて特定のスキャンＢ信号をイネ
ーブル選択する。
【００４３】上述したように、テストバーンインボード
７上の各ＩＣに対して、スキャンＡ信号とスキャンＢ信
号を、マトリックス状に配線している。そして、イネー
ブル選択されたスキャンＡ信号とスキャンＢ信号によっ
て、特定のＩＣをバーンイン試験可能にする。
７上の各ＩＣに対して、スキャンＡ信号とスキャンＢ信
号を、マトリックス状に配線している。そして、イネー
ブル選択されたスキャンＡ信号とスキャンＢ信号によっ
て、特定のＩＣをバーンイン試験可能にする。
【００４４】テストバーンインボード７は、図示しない
複数のＩＣソケットを備えており、各ＩＣソケット上に
複数のＩＣ１，ＩＣ２，…，ＩＣ（ｍ＋１）を実装して
いる。各ＩＣは、半導体メモリ等の被測定デバイスであ
り、Address端子、WE端子、CS端子、DQn端子、及びOE端
子を備えている。ＩＣのAddress端子にはパターン発生
器２からアドレス信号が入力され、WE(Write Enable)端
子にはタイミング発生器３からクロック信号が入力さ
れ、CS(Chip Select)端子にはＳＣＡＮ制御回路Ｂ（６
ｂ）からスキャンＢ信号が入力され、DQn端子にはパタ
ーン発生器２からＩ／Ｏデータが入力され、OE(Output
Enable)端子にはＳＣＡＮ制御回路Ａ（６ａ）からスキ
ャンＡ信号が入力される。また、各ＩＣは、DQn端子に
Ｉ／Ｏデータが入力されると、DQn端子からＩ／Ｏ８を
介して判定レジスタ回路４にＩ／Ｏデータを出力する。
複数のＩＣソケットを備えており、各ＩＣソケット上に
複数のＩＣ１，ＩＣ２，…，ＩＣ（ｍ＋１）を実装して
いる。各ＩＣは、半導体メモリ等の被測定デバイスであ
り、Address端子、WE端子、CS端子、DQn端子、及びOE端
子を備えている。ＩＣのAddress端子にはパターン発生
器２からアドレス信号が入力され、WE(Write Enable)端
子にはタイミング発生器３からクロック信号が入力さ
れ、CS(Chip Select)端子にはＳＣＡＮ制御回路Ｂ（６
ｂ）からスキャンＢ信号が入力され、DQn端子にはパタ
ーン発生器２からＩ／Ｏデータが入力され、OE(Output
Enable)端子にはＳＣＡＮ制御回路Ａ（６ａ）からスキ
ャンＡ信号が入力される。また、各ＩＣは、DQn端子に
Ｉ／Ｏデータが入力されると、DQn端子からＩ／Ｏ８を
介して判定レジスタ回路４にＩ／Ｏデータを出力する。
【００４５】Ｉ／Ｏ８は、パターン発生器２のData端子
から入力されるＩ／Ｏデータを整形してテストバーンイ
ンボード７上の各ＩＣのDQn端子に出力するバッファＤ
ｒと、各ＩＣのDQn端子から入力されるＩ／Ｏデータを
整形して判定レジスタ回路４に出力するバッファＣｏと
を備えている。
から入力されるＩ／Ｏデータを整形してテストバーンイ
ンボード７上の各ＩＣのDQn端子に出力するバッファＤ
ｒと、各ＩＣのDQn端子から入力されるＩ／Ｏデータを
整形して判定レジスタ回路４に出力するバッファＣｏと
を備えている。
【００４６】次に、本実施の形態のバーンイン試験にお
けるテストシーケンスについて説明する。
けるテストシーケンスについて説明する。
【００４７】タイミング発生器３からＳＣＡＮ制御回路
Ａ（６ａ）にスキャンクロック信号Ａが入力され、ＳＣ
ＡＮ制御回路Ｂ（６ｂ）にスキャンクロック信号Ｂが入
力されると、図２に示すテストバーンインボード７にお
いて、ＳＣＡＮ制御回路Ａ（６ａ）は最初にＳＣＡＮ−
Ａ１をイネーブル選択にし、ＳＣＡＮ制御回路Ｂ（６
ｂ）はＳＣＡＮ−Ｂ１〜Ｂ６をイネーブル選択にする。
そして、ＩＣ１〜ＩＣ６に試験パターン信号が印加され
る。
Ａ（６ａ）にスキャンクロック信号Ａが入力され、ＳＣ
ＡＮ制御回路Ｂ（６ｂ）にスキャンクロック信号Ｂが入
力されると、図２に示すテストバーンインボード７にお
いて、ＳＣＡＮ制御回路Ａ（６ａ）は最初にＳＣＡＮ−
Ａ１をイネーブル選択にし、ＳＣＡＮ制御回路Ｂ（６
ｂ）はＳＣＡＮ−Ｂ１〜Ｂ６をイネーブル選択にする。
そして、ＩＣ１〜ＩＣ６に試験パターン信号が印加され
る。
【００４８】各判定レジスタ回路４，４，…は、ＩＣ１
〜ＩＣ６から入力されるＩ／Ｏデータと、パターン発生
器２から入力されるＩ／Ｏデータ（試験パターン信号）
とを比較して各ＩＣの良否を判定し、その判定結果を内
部のフリップフロップＦ／Ｆに格納すると共に、タイミ
ング発生器２及びPass-AND,Fail-OR回路５に判定結果を
出力する。
〜ＩＣ６から入力されるＩ／Ｏデータと、パターン発生
器２から入力されるＩ／Ｏデータ（試験パターン信号）
とを比較して各ＩＣの良否を判定し、その判定結果を内
部のフリップフロップＦ／Ｆに格納すると共に、タイミ
ング発生器２及びPass-AND,Fail-OR回路５に判定結果を
出力する。
【００４９】次に、ＳＣＡＮ制御回路Ａ（６ａ）によっ
てＳＣＡＮ−Ａ２がイネーブル選択され、ＳＣＡＮ制御
回路Ｂ（６ｂ）によってＳＣＡＮ−Ｂ１〜Ｂ６がイネー
ブル選択されると、ＩＣ７〜ＩＣ１２に試験パターン信
号が印加される。そして、各判定レジスタ回路４，４，
…は、ＩＣ７〜ＩＣ１２から入力されるＩ／Ｏデータ
と、パターン発生器２から入力されるＩ／Ｏデータ（試
験パターン信号）とを比較して各ＩＣの良否を判定し、
その判定結果を内部のフリップフロップＦ／Ｆに格納す
ると共に、タイミング発生器２及びPass-AND,Fail-OR回
路５に判定結果を出力する。
てＳＣＡＮ−Ａ２がイネーブル選択され、ＳＣＡＮ制御
回路Ｂ（６ｂ）によってＳＣＡＮ−Ｂ１〜Ｂ６がイネー
ブル選択されると、ＩＣ７〜ＩＣ１２に試験パターン信
号が印加される。そして、各判定レジスタ回路４，４，
…は、ＩＣ７〜ＩＣ１２から入力されるＩ／Ｏデータ
と、パターン発生器２から入力されるＩ／Ｏデータ（試
験パターン信号）とを比較して各ＩＣの良否を判定し、
その判定結果を内部のフリップフロップＦ／Ｆに格納す
ると共に、タイミング発生器２及びPass-AND,Fail-OR回
路５に判定結果を出力する。
【００５０】同様に、スキャンＡ信号と、スキャンＢ信
号のイネーブル選択を順に切り換えることで、テストバ
ーンインボード７上の全てのＩＣに対してバーンイン試
験を実施する。
号のイネーブル選択を順に切り換えることで、テストバ
ーンインボード７上の全てのＩＣに対してバーンイン試
験を実施する。
【００５１】また、例えば、上述したバーンイン試験に
おいて、判定レジスタ回路４が、ＩＣ２から入力される
Ｉ／Ｏデータにフェイルがある、即ちＩＣ２は不良デバ
イスであると判定した場合、判定レジスタ回路４は、こ
の判定結果を内部のフリップフロップＦ／Ｆに格納する
と共に、Pass-AND,Fail-OR回路５にフェイル信号を出力
する。そして、Pass-AND,Fail-OR回路５は、判定レジス
タ回路４から入力されたフェイル信号をFail-OR回路に
よって演算し、その演算結果をＳＣＡＮ制御回路Ｂ（６
ｂ）に出力する。
おいて、判定レジスタ回路４が、ＩＣ２から入力される
Ｉ／Ｏデータにフェイルがある、即ちＩＣ２は不良デバ
イスであると判定した場合、判定レジスタ回路４は、こ
の判定結果を内部のフリップフロップＦ／Ｆに格納する
と共に、Pass-AND,Fail-OR回路５にフェイル信号を出力
する。そして、Pass-AND,Fail-OR回路５は、判定レジス
タ回路４から入力されたフェイル信号をFail-OR回路に
よって演算し、その演算結果をＳＣＡＮ制御回路Ｂ（６
ｂ）に出力する。
【００５２】そして、次回のＩＣ２のバーンイン試験時
には、ＳＣＡＮ制御回路Ｂ（６ｂ）がＩＣ２に出力する
ＳＣＡＮ−Ｂ２をディセーブル選択にして、ＩＣ２への
アクセスをストップ制御する。
には、ＳＣＡＮ制御回路Ｂ（６ｂ）がＩＣ２に出力する
ＳＣＡＮ−Ｂ２をディセーブル選択にして、ＩＣ２への
アクセスをストップ制御する。
【００５３】以上のように、本実施の形態においては、
テストバーンイン装置１内に２つのＳＣＡＮ制御回路Ａ
（６ａ），ＳＣＡＮ制御回路Ｂ（６ｂ）を備え、テスト
バーンインボード７上の各ＩＣに対して、ＳＣＡＮ制御
回路Ａ（６ａ）から出力される時系列的なスキャンＡ信
号（ＳＣＡＮ−Ａ１，ＳＣＡＮ−Ａ２，…）と、ＳＣＡ
Ｎ制御回路Ｂ（６ｂ）から出力されるデバイス個別制御
用のスキャンＢ信号（ＳＣＡＮ−Ｂ１，ＳＣＡＮ−Ｂ
２，…）をマトリックス状に配線し、この２種類のスキ
ャン信号によって特定のＩＣをバーンイン試験可能に制
御している。したがって、テストバーンインボード７上
のＩＣ毎に、バーンイン試験を実施することができる。
テストバーンイン装置１内に２つのＳＣＡＮ制御回路Ａ
（６ａ），ＳＣＡＮ制御回路Ｂ（６ｂ）を備え、テスト
バーンインボード７上の各ＩＣに対して、ＳＣＡＮ制御
回路Ａ（６ａ）から出力される時系列的なスキャンＡ信
号（ＳＣＡＮ−Ａ１，ＳＣＡＮ−Ａ２，…）と、ＳＣＡ
Ｎ制御回路Ｂ（６ｂ）から出力されるデバイス個別制御
用のスキャンＢ信号（ＳＣＡＮ−Ｂ１，ＳＣＡＮ−Ｂ
２，…）をマトリックス状に配線し、この２種類のスキ
ャン信号によって特定のＩＣをバーンイン試験可能に制
御している。したがって、テストバーンインボード７上
のＩＣ毎に、バーンイン試験を実施することができる。
【００５４】また、判定レジスタ回路４はＩＣの良否を
判定し、その判定結果をPass-AND,Fail-OR回路５に出力
し、Pass-AND,Fail-OR回路５は内部に備えたPass-AND回
路またはFail-OR回路によって演算し、その演算結果を
ＳＣＡＮ制御回路Ｂ（６ｂ）に出力する。そして、ＳＣ
ＡＮ制御回路Ｂ（６ｂ）は該演算結果に基づいてスキャ
ン信号Ｂをディセーブル選択することによって、不良の
ＩＣへのアクセスをリアルタイムでストップ制御するこ
とができる。
判定し、その判定結果をPass-AND,Fail-OR回路５に出力
し、Pass-AND,Fail-OR回路５は内部に備えたPass-AND回
路またはFail-OR回路によって演算し、その演算結果を
ＳＣＡＮ制御回路Ｂ（６ｂ）に出力する。そして、ＳＣ
ＡＮ制御回路Ｂ（６ｂ）は該演算結果に基づいてスキャ
ン信号Ｂをディセーブル選択することによって、不良の
ＩＣへのアクセスをリアルタイムでストップ制御するこ
とができる。
【００５５】したがって、ＩＣが不良であると判定され
た場合、リアルタイムで該ＩＣに対してアクセスがスト
ップ制御されるので、次のバーンイン試験において、不
良品のＩＣと共通に配線された他の良品デバイスへの悪
影響を防止することができる。
た場合、リアルタイムで該ＩＣに対してアクセスがスト
ップ制御されるので、次のバーンイン試験において、不
良品のＩＣと共通に配線された他の良品デバイスへの悪
影響を防止することができる。
【００５６】また、不良品デバイスへのアクセスをスト
ップ制御できるため、例えば、被測定ＩＣがフラッシュ
メモリの場合に、書き込み時のオーバーライト防止制御
や、消去時のオーバーイレース防止制御を実行すること
ができる。
ップ制御できるため、例えば、被測定ＩＣがフラッシュ
メモリの場合に、書き込み時のオーバーライト防止制御
や、消去時のオーバーイレース防止制御を実行すること
ができる。
【００５７】なお、本実施の形態の詳細な部分について
は、上記実施の形態の内容に限定されるものではなく、
本発明の要旨を逸脱しない範囲で適宜変更可能である。
例えば、テストバーンインボード７において、ＩＣ１〜
ＩＣ７を１つのブロックとして、このブロック（ＩＣ１
〜ＩＣ７）にＳＣＡＮ−Ａ１を接続しているが、１つの
ブロックを構成するＩＣの数については任意であっても
よい。
は、上記実施の形態の内容に限定されるものではなく、
本発明の要旨を逸脱しない範囲で適宜変更可能である。
例えば、テストバーンインボード７において、ＩＣ１〜
ＩＣ７を１つのブロックとして、このブロック（ＩＣ１
〜ＩＣ７）にＳＣＡＮ−Ａ１を接続しているが、１つの
ブロックを構成するＩＣの数については任意であっても
よい。
【００５８】また、Pass-AND,Fail-OR回路５の内部に
は、Pass-AND回路と、Fail-OR回路を備え、何れか一方
の論理回路を選択するようにしているが、Pass-AND,Fai
l-OR回路５の内部に何れか１つの論理回路だけを備える
構成としてもよい。
は、Pass-AND回路と、Fail-OR回路を備え、何れか一方
の論理回路を選択するようにしているが、Pass-AND,Fai
l-OR回路５の内部に何れか１つの論理回路だけを備える
構成としてもよい。
【００５９】
【発明の効果】請求項１記載の発明のテストバーンイン
装置、及び請求項４記載の発明のバーンイン試験方法に
よれば、判定回路の判定結果に基づいて半導体集積回路
を選択するため、不良の半導体集積回路へのアクセスを
リアルタイムでストップ制御することができる。
装置、及び請求項４記載の発明のバーンイン試験方法に
よれば、判定回路の判定結果に基づいて半導体集積回路
を選択するため、不良の半導体集積回路へのアクセスを
リアルタイムでストップ制御することができる。
【００６０】更に、半導体集積回路が不良であると判定
された場合、リアルタイムでアクセスがストップ制御さ
れるので、次のバーンイン試験において、不良の半導体
集積回路と共通に配線された他の半導体集積回路への影
響を防止することができる。
された場合、リアルタイムでアクセスがストップ制御さ
れるので、次のバーンイン試験において、不良の半導体
集積回路と共通に配線された他の半導体集積回路への影
響を防止することができる。
【００６１】請求項２記載の発明のテストバーンイン装
置、及び請求項５記載の発明のバーンイン試験方法によ
れば、２種類の選択信号をバーンインボードにマトリッ
クス状に装着された各被測定半導体集積回路に出力する
ことによって、択一に被測定半導体集積回路を選択する
ことができるため、半導体集積回路毎にバーンイン試験
を実施することができる。
置、及び請求項５記載の発明のバーンイン試験方法によ
れば、２種類の選択信号をバーンインボードにマトリッ
クス状に装着された各被測定半導体集積回路に出力する
ことによって、択一に被測定半導体集積回路を選択する
ことができるため、半導体集積回路毎にバーンイン試験
を実施することができる。
【００６２】請求項３記載の発明のテストバーンイン装
置によれば、判定手段に備えた複数の判定条件の中か
ら、ユーザによって所望の判定条件を選択することがで
きる。
置によれば、判定手段に備えた複数の判定条件の中か
ら、ユーザによって所望の判定条件を選択することがで
きる。
【図１】本発明を適用したテストバーンイン装置１の内
部の要部構成を示した回路図である。
部の要部構成を示した回路図である。
【図２】図１に示したテストバーンイン装置１内のバー
ンインボード７の配線構成を示す回路図である。
ンインボード７の配線構成を示す回路図である。
【図３】従来のテストバーンイン装置１００の内部の要
部構成を示した回路図である。
部構成を示した回路図である。
【図４】図３に示したテストバーンイン装置１００内の
バーンインボード１０７の配線構成を示す回路図であ
る。
バーンインボード１０７の配線構成を示す回路図であ
る。
１ テストバーンイン装置 ２ パターン発生器 ３ タイミング発生器 ４ 判定レジスタ回路 ５ Pass-AND,Fail-OR回路 ６ａ ＳＣＡＮ制御回路Ａ ６ｂ ＳＣＡＮ制御回路Ｂ ７ テストバーンインボード ８ Ｉ／Ｏ Ｃｏ バッファ Ｄｒ バッファ Ｆ／Ｆ フリップフロップ ＩＣ 半導体集積回路
Claims (5)
- 【請求項１】複数の被測定半導体集積回路を装着するバ
ーンインボードと、 前記バーンインボードに装着された複数の被測定半導体
集積回路にバーンイン試験用のパターン信号を出力する
パターン信号出力手段と、 前記バーンインボードに装着された複数の被測定半導体
集積回路の中から、択一に被測定半導体集積回路を選択
する選択手段と、 前記選択手段により選択された被測定半導体集積回路か
ら出力される出力信号と、前記パターン信号出力手段に
より出力されるパターン信号とを比較して該半導体集積
回路の良否を判定し、その判定結果を出力する判定手段
と、 を備えるテストバーンイン装置であって、 前記選択手段は、前記判定手段により出力された判定結
果に基づいて被測定半導体集積回路を選択することを特
徴とするテストバーンイン装置。 - 【請求項２】前記バーンインボードは、 複数の被測定半導体集積回路をマトリックス状に装着
し、 前記選択手段は、 列方向の被測定半導体集積回路を選択する列選択信号を
出力する列選択信号出力手段と、 行方向の被測定半導体集積回路を選択する行選択信号を
出力する行選択信号出力手段と、 を備え、 前記列選択信号出力手段から出力される列選択信号、及
び前記行選択信号出力手段から出力される行選択信号に
よって、択一に被測定半導体集積回路を選択することを
特徴とする請求項１記載のテストバーンイン装置。 - 【請求項３】前記判定手段は、 複数の判定条件を選択可能に備えることを特徴とする請
求項１記載のテストバーンイン装置。 - 【請求項４】バーンインボードに装着された複数の被測
定半導体集積回路にバーンイン試験用のパターン信号を
出力する工程と、 前記バーンインボードに装着された複数の被測定半導体
集積回路の中から、択一に被測定半導体集積回路を選択
する工程と、 この選択された被測定半導体集積回路から出力される出
力信号と、前記パターン信号とを比較して該半導体集積
回路の良否を判定し、その判定結果を出力する工程と、
を有するバーンイン試験方法であって、 前記判定結果に基づいて被測定半導体集積回路を選択す
る工程を有することを特徴とするバーンイン試験方法。 - 【請求項５】バーンインボードにマトリックス状に装着
された複数の被測定半導体集積回路のバーンイン試験方
法であって、 列方向の被測定半導体集積回路を選択する列選択信号を
出力する工程と、 行方向の被測定半導体集積回路を選択する行選択信号を
出力する工程と、 出力された前記列選択信号及び前記行選択信号によって
択一に被測定半導体集積回路を選択する工程と、 を有することを特徴とするバーンイン試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31003299A JP2001124822A (ja) | 1999-10-29 | 1999-10-29 | テストバーンイン装置及びバーンイン試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31003299A JP2001124822A (ja) | 1999-10-29 | 1999-10-29 | テストバーンイン装置及びバーンイン試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001124822A true JP2001124822A (ja) | 2001-05-11 |
Family
ID=18000348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31003299A Pending JP2001124822A (ja) | 1999-10-29 | 1999-10-29 | テストバーンイン装置及びバーンイン試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001124822A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842909B1 (ko) | 2006-11-07 | 2008-07-02 | 주식회사 하이닉스반도체 | 번-인 테스트의 스캔 방법 |
-
1999
- 1999-10-29 JP JP31003299A patent/JP2001124822A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842909B1 (ko) | 2006-11-07 | 2008-07-02 | 주식회사 하이닉스반도체 | 번-인 테스트의 스캔 방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
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