JPS59178697A - メモリテスタ - Google Patents
メモリテスタInfo
- Publication number
- JPS59178697A JPS59178697A JP58054230A JP5423083A JPS59178697A JP S59178697 A JPS59178697 A JP S59178697A JP 58054230 A JP58054230 A JP 58054230A JP 5423083 A JP5423083 A JP 5423083A JP S59178697 A JPS59178697 A JP S59178697A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- counter
- test
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、メモリテスタ、特にＩＣメモリの試験に要す
る時間の短縮を図ることができるメモリテスタに関する
ものである。
る時間の短縮を図ることができるメモリテスタに関する
ものである。
（２）従来技術と問題点
従来、ＩＣメモリをテストする際のアドレッシング動作
においては、一つのアドレスカウンタを用意し、ロー・
アドレス（ＲＯＷ ａｄｄｒｅｓｓ）とコラムアドレス
（ＣＯＬＵＭＮ ａｄｄｒｅｓｓ）及びワードアドレス
（ＷＯＲＤ ａｄｄｒｅｓｓ）とに分けて被試験メモ
リ（ＭＵＴ ：ＭｅｍｏｒｙＵｎｄｅｒ Ｔｅ５ｔ）に
供給するようにしていた。
においては、一つのアドレスカウンタを用意し、ロー・
アドレス（ＲＯＷ ａｄｄｒｅｓｓ）とコラムアドレス
（ＣＯＬＵＭＮ ａｄｄｒｅｓｓ）及びワードアドレス
（ＷＯＲＤ ａｄｄｒｅｓｓ）とに分けて被試験メモ
リ（ＭＵＴ ：ＭｅｍｏｒｙＵｎｄｅｒ Ｔｅ５ｔ）に
供給するようにしていた。
第１図は、所定のビット容量を持つランダム・アクセス
のメモリ（ＲＡＭ）のアドレッシング動作状態を示した
図であり、同図中、符号１はアドレスカウンタ（アドレ
スレジスタとも言う）、符号２はＭＵＴｋ示す。アドレ
スカウンタ１はテストアドレスとしてロー・アドレスと
コラム・アドレス及びワード・アドレスを供給するため
、それぞれロー・アドレスカウンタ部１ａ及びコラム・
アドレスカウンタ部１ｂ及びワード・アドレスカウンタ
部ｉｃｅ有し、最下位ビン／ ）Ａ［ｌからビットＡｎ（例えば１６にビット会ＲＡＭ
ではｎ ＝ １３ ）及び最上位Ａｍまでカウントアツ
プされる。そして、このアドレスカウンタを使ってＩＣ
メモリ特有のパターンに依存するテス）ｋ実施例 このようなメモリテストの操作手順をＭＵＴ２の側につ
いてみると、第２図に示すように表わされる。これは、
複数のメモリ３をピント方向Ｂとワード方向Ｗ（）に組
込んだメモリプリント板４が１．１，１．・・・とブロ
ック方向Ｗｌ毎に何列にも並べられた装置の記憶部を示
したものである。メモリテストの開始によって、先ずＩ
のメモリプリント板４における第１列目のメモリ３ （
ｏ、ｏ）から３（ｋ、ｏ）に対してロー・アドレス方向
Ｒへのアドレス供給及びコラム・アドレス方向Ｃへのア
ドレス供給が為され、アドレスカウンターのＡｎからヒ
（カウントアツプの度毎に第２番目、第３番目のメモリ
へとメモリテストが進行する。そしてＩのメモリプリン
ト板４における全てのメモリ３に対するメモリテストが
済むと、次はＨのメモリプリント板４におけるメモリ３
のテストに入シ、以下■のメモリプリント板４、ｌｖの
メモリプリント板４というようにテストが行なわれる。
のメモリ（ＲＡＭ）のアドレッシング動作状態を示した
図であり、同図中、符号１はアドレスカウンタ（アドレ
スレジスタとも言う）、符号２はＭＵＴｋ示す。アドレ
スカウンタ１はテストアドレスとしてロー・アドレスと
コラム・アドレス及びワード・アドレスを供給するため
、それぞれロー・アドレスカウンタ部１ａ及びコラム・
アドレスカウンタ部１ｂ及びワード・アドレスカウンタ
部ｉｃｅ有し、最下位ビン／ ）Ａ［ｌからビットＡｎ（例えば１６にビット会ＲＡＭ
ではｎ ＝ １３ ）及び最上位Ａｍまでカウントアツ
プされる。そして、このアドレスカウンタを使ってＩＣ
メモリ特有のパターンに依存するテス）ｋ実施例 このようなメモリテストの操作手順をＭＵＴ２の側につ
いてみると、第２図に示すように表わされる。これは、
複数のメモリ３をピント方向Ｂとワード方向Ｗ（）に組
込んだメモリプリント板４が１．１，１．・・・とブロ
ック方向Ｗｌ毎に何列にも並べられた装置の記憶部を示
したものである。メモリテストの開始によって、先ずＩ
のメモリプリント板４における第１列目のメモリ３ （
ｏ、ｏ）から３（ｋ、ｏ）に対してロー・アドレス方向
Ｒへのアドレス供給及びコラム・アドレス方向Ｃへのア
ドレス供給が為され、アドレスカウンターのＡｎからヒ
（カウントアツプの度毎に第２番目、第３番目のメモリ
へとメモリテストが進行する。そしてＩのメモリプリン
ト板４における全てのメモリ３に対するメモリテストが
済むと、次はＨのメモリプリント板４におけるメモリ３
のテストに入シ、以下■のメモリプリント板４、ｌｖの
メモリプリント板４というようにテストが行なわれる。
このメモリプリント板４に関するワード方向ＷＯ及び■
→ ■→■のブロック方向Ｗ１はロー・アドレス方向Ｒ
及びコラム・アドレス方向Ｃに対して三次元的なアドレ
スの方向性を持ち、この方向に沿ったアドレスをワード
拳アドレスと名づける。
→ ■→■のブロック方向Ｗ１はロー・アドレス方向Ｒ
及びコラム・アドレス方向Ｃに対して三次元的なアドレ
スの方向性を持ち、この方向に沿ったアドレスをワード
拳アドレスと名づける。
しかしながら、このような従来のメモリテスタにおいて
は、アドレスカウンタ１のカウントアツプ毎に順次メモ
リ３のテストを行なうものであり、途中で幾つかのグル
ープを飛ばすということが出来ないため、メモリテスト
に長時間を費してしまう恐れがあった。一方、現実には
、ＩＣメモリの不良により特定のブロックまたはワード
の１．Ｃメモリをテストしたいという事態が往々にして
起る。例えば、記憶部におけるセクションをメモリプリ
ント板４毎に分けたとすると、第３図においてセクショ
ンＩとセクション■とにおける記憶データは正常だが、
セクション■とセクション■とにおける記憶データはエ
ラーしているという場合、エラー箇所を探すメモリテス
トを行なうに泊ってはセクション■と凹はとばしてセク
ション■とＩＶｋ集中的にテストを続行しても特に不都
合は生じず、却って時間の節約になる。また、メモリテ
ストヲセクション順ではなく順不同で行ないたいという
場合もある。それにも拘らず従来においてはアドレスカ
ウンタ１のカウント順にメモリテストを行なうから上記
の様な事態に対応出来ずテスト時間が長くなるという不
具合があった。
は、アドレスカウンタ１のカウントアツプ毎に順次メモ
リ３のテストを行なうものであり、途中で幾つかのグル
ープを飛ばすということが出来ないため、メモリテスト
に長時間を費してしまう恐れがあった。一方、現実には
、ＩＣメモリの不良により特定のブロックまたはワード
の１．Ｃメモリをテストしたいという事態が往々にして
起る。例えば、記憶部におけるセクションをメモリプリ
ント板４毎に分けたとすると、第３図においてセクショ
ンＩとセクション■とにおける記憶データは正常だが、
セクション■とセクション■とにおける記憶データはエ
ラーしているという場合、エラー箇所を探すメモリテス
トを行なうに泊ってはセクション■と凹はとばしてセク
ション■とＩＶｋ集中的にテストを続行しても特に不都
合は生じず、却って時間の節約になる。また、メモリテ
ストヲセクション順ではなく順不同で行ないたいという
場合もある。それにも拘らず従来においてはアドレスカ
ウンタ１のカウント順にメモリテストを行なうから上記
の様な事態に対応出来ずテスト時間が長くなるという不
具合があった。
（３） 発明の目的
本発明はこのような従来の問題点に着目してなされたも
ので、その目的は、メモリテストの信頼性を維持しつつ
、このテストに要する時間の短縮を図ることが可能なメ
モリテスタを提供することにより、上記従来技術の問題
点を解決することである。
ので、その目的は、メモリテストの信頼性を維持しつつ
、このテストに要する時間の短縮を図ることが可能なメ
モリテスタを提供することにより、上記従来技術の問題
点を解決することである。
（４）発明の構成
本発明は上記問題点を達成するため、メモリテスタを、
被試験メモリにロー・アドレスを供給するだめのロー・
アドレス供給用カウンタと、被試験メモリにコラム・ア
ドレスを供給するためのコラム・アドレス供給用カウン
タと、これらロー・アドレス供給用カウンタ及びコラム
・アドレス供給用カウンタとは別個に設けられた、被試
験メモリにワード・アドレスを供給するためのワード・
アドレス供給用カウンタと、このワード・アドレス供給
用カウンタから供給されるデータによってワード拳アド
レスを指示する記憶部とから構成し、ロー・アドレス供
給用カウンタ、コラム・アドレス供給用カウンタ及び記
憶部から送出された三次元アドレスをテストアドレスと
して被試験メモリに供給するようにしたことを要旨とす
るものである。
被試験メモリにロー・アドレスを供給するだめのロー・
アドレス供給用カウンタと、被試験メモリにコラム・ア
ドレスを供給するためのコラム・アドレス供給用カウン
タと、これらロー・アドレス供給用カウンタ及びコラム
・アドレス供給用カウンタとは別個に設けられた、被試
験メモリにワード・アドレスを供給するためのワード・
アドレス供給用カウンタと、このワード・アドレス供給
用カウンタから供給されるデータによってワード拳アド
レスを指示する記憶部とから構成し、ロー・アドレス供
給用カウンタ、コラム・アドレス供給用カウンタ及び記
憶部から送出された三次元アドレスをテストアドレスと
して被試験メモリに供給するようにしたことを要旨とす
るものである。
（５）発明の実施例
以下、本発明の実施例全添付の図面を参照して詳細に説
明する。
明する。
第４図は本発明の一実施例を示すブロック図である。こ
の実施例に係るメモリテスタ１ｏは、ロー・アドレス供
給用カウンタとして動作するＸカウンタ１１と、コラム
アドレス供給用カウンタとして動作するＸカウンタ１２
と、ワード・アドレス供給用カウンタとして動作する２
カウンタ１３と、Ｚカウンタ１３からのデータによって
ワード・アドレスを指示する記憶部１４とを有して成る
。Ｘカウンタ１１、Ｘカウンタ１２及びＺカウンタ１３
には相互に独したカウンタが使用されており、それぞれ
メモリテストに必要なアドレスを確保するだけのアドレ
ス幅を有している。また、Ｘカウンタ１１はロー・アド
レス信号線１６、Ｘカウンタ１２はコラム・アドレス信
号線１７によってＭＵＴ１５に接続される一方、Ｚカウ
ンタ１３及び記憶部１４はワード・アドレス信号線１８
によってＭＵＴ１５に接続される。
の実施例に係るメモリテスタ１ｏは、ロー・アドレス供
給用カウンタとして動作するＸカウンタ１１と、コラム
アドレス供給用カウンタとして動作するＸカウンタ１２
と、ワード・アドレス供給用カウンタとして動作する２
カウンタ１３と、Ｚカウンタ１３からのデータによって
ワード・アドレスを指示する記憶部１４とを有して成る
。Ｘカウンタ１１、Ｘカウンタ１２及びＺカウンタ１３
には相互に独したカウンタが使用されており、それぞれ
メモリテストに必要なアドレスを確保するだけのアドレ
ス幅を有している。また、Ｘカウンタ１１はロー・アド
レス信号線１６、Ｘカウンタ１２はコラム・アドレス信
号線１７によってＭＵＴ１５に接続される一方、Ｚカウ
ンタ１３及び記憶部１４はワード・アドレス信号線１８
によってＭＵＴ１５に接続される。
かかる構成にすることにより、メモリテストの進行中に
、２カウンタ１３から記憶部１４へ所定のデータを送っ
てやればＭＵＴ１５のテスト順序をワード・アドレス方
向Ｗへと転移させることが出来、例えば第３図において
セクションＩからセクション■へ、更にセクション■か
らセクション■へといった切換えを行うことが出来る。
、２カウンタ１３から記憶部１４へ所定のデータを送っ
てやればＭＵＴ１５のテスト順序をワード・アドレス方
向Ｗへと転移させることが出来、例えば第３図において
セクションＩからセクション■へ、更にセクション■か
らセクション■へといった切換えを行うことが出来る。
もちろん記憶部１４へは予め幾つかのワード・アドレス
をプログラムしておき、メモリテストの際中、順次或は
必要に応じてワード・アドレスを取出すようにしてもよ
い。更にまた、Ｘカウンタが独立しているため、当該Ｘ
カウンタのアドレス幅に予備のビットを設けておけば、
ＭＵＴ１５のビット容量が変わったような場合（例えば
１．６ Ｋビットから６４にビットへ）でもロー・アド
レス系のテスト全支障なく行なえる。
をプログラムしておき、メモリテストの際中、順次或は
必要に応じてワード・アドレスを取出すようにしてもよ
い。更にまた、Ｘカウンタが独立しているため、当該Ｘ
カウンタのアドレス幅に予備のビットを設けておけば、
ＭＵＴ１５のビット容量が変わったような場合（例えば
１．６ Ｋビットから６４にビットへ）でもロー・アド
レス系のテスト全支障なく行なえる。
（６）発明の詳細
な説明したように、本発明によれば、ＭＵＴにロー・ア
ドレス、コラム・アドレス、ワード・アドレスのそれぞ
れを供給するためのＸ。
ドレス、コラム・アドレス、ワード・アドレスのそれぞ
れを供給するためのＸ。
Ｙ、Ｚカウンタを設けると共に、Ｚカウンタから供給さ
れるデータによってワード・アドレスを指示する記憶部
を備え、Ｘカウンタ、Ｘカウンタ、記憶部から送出され
た三次元アドレスをテストアドレスとして被試験メモリ
に供給するようにしたため、メモリテストの不要な部分
（或はセクション）は飛ばしてメモリのテストが出来る
ようになり、メ、モリテストのスピードアップを図るこ
とが可能となった。また回路構成が簡単なため経済的で
あるなど種々の効果が得られる。
れるデータによってワード・アドレスを指示する記憶部
を備え、Ｘカウンタ、Ｘカウンタ、記憶部から送出され
た三次元アドレスをテストアドレスとして被試験メモリ
に供給するようにしたため、メモリテストの不要な部分
（或はセクション）は飛ばしてメモリのテストが出来る
ようになり、メ、モリテストのスピードアップを図るこ
とが可能となった。また回路構成が簡単なため経済的で
あるなど種々の効果が得られる。
第１図は従来のメモリテスタによるメモリのアドレッシ
ングを示す図、第２図は複数のメモリに対するメモリテ
ストの進行状態を示すための概略説明図、第３図はメモ
リの配置順序をセクション毎に分割配置した場合のモデ
ルを示す図、第４図は本発明の一実施例を示すブロック
図である。 １０・・・メモリテスタ １１・・・Ｘカウンタ（ロー・アドレス供給用カウンタ
） １２・・・Ｘカウンタ（コラム・アドレス供給用カウン
タ） １３・・・２カウンタ（ワード・アドレス供給用カウン
タ）１４・・・記憶部 １５・・・ＭＵ、Ｔ（被試験メモリ） １６・・・ロー・、アドレス信号線 １７・・・コラム・アドレス信号線 １８・・・ワード・アドレス信号線 特許出願人通士通株式会社
ングを示す図、第２図は複数のメモリに対するメモリテ
ストの進行状態を示すための概略説明図、第３図はメモ
リの配置順序をセクション毎に分割配置した場合のモデ
ルを示す図、第４図は本発明の一実施例を示すブロック
図である。 １０・・・メモリテスタ １１・・・Ｘカウンタ（ロー・アドレス供給用カウンタ
） １２・・・Ｘカウンタ（コラム・アドレス供給用カウン
タ） １３・・・２カウンタ（ワード・アドレス供給用カウン
タ）１４・・・記憶部 １５・・・ＭＵ、Ｔ（被試験メモリ） １６・・・ロー・、アドレス信号線 １７・・・コラム・アドレス信号線 １８・・・ワード・アドレス信号線 特許出願人通士通株式会社
Claims (1)
- 被試験メモリにロー・アドレスを供給するためのロー・
アドレス供給用カラ／りと、被試験メモリにコラム・ア
ドレスを供給するためのコラム・アドレス供給用カウン
タと、これらロー・アドレス供給用カウンタ及びコラム
・アドレス供給用カウンタとは別個に設けられた、被試
験メモリにワード・アドレスを供給するだめのワード拳
アドレス供給用カウンタと、このワード・アドレス供給
用カウンタから供給されるデータによってワード・アド
レスを指示する記憶部とから成シ、ロー・アドレス供給
用カウンタ、コラム・アドレス供給用カウンタ及び記憶
部から送出された三次元アドレスをテストアドレスとし
て被試験メモリに供給するようにしたことを特徴とする
メモリテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054230A JPS59178697A (ja) | 1983-03-30 | 1983-03-30 | メモリテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054230A JPS59178697A (ja) | 1983-03-30 | 1983-03-30 | メモリテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178697A true JPS59178697A (ja) | 1984-10-09 |
Family
ID=12964736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054230A Pending JPS59178697A (ja) | 1983-03-30 | 1983-03-30 | メモリテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178697A (ja) |
-
1983
- 1983-03-30 JP JP58054230A patent/JPS59178697A/ja active Pending
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