JP4612150B2 - 半導体デバイス試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は例えば半導体メモリ或いはメモリを搭載したロジックＩＣのような各種の半導体デバイスを試験する半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
図４に従来の半導体デバイス試験装置の概要を示す。図４は試験装置内の信号の系路にのみ着目して表わした構成を示す。パターン発生部１１は被試験半導体デバイス１０に印加するＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、第１、第２デバイス制御信号ＭＵＳ１、ＭＵＳ２、期待値データＥＸを含むテストパターンデータＴＰ等を出力する。
【０００３】
プログラマブル・データ・セレクト部１２はこれらの信号を被試験半導体デバイス１０の各ピンの仕様に従って仕分けし、半導体デバイス試験装置内の各チャンネルに割付ける。
印加信号サイクル遅延部１３は各信号に被試験半導体デバイス１０の各入力ピンの仕様に合致する遅延を加え、更に電圧レベル、パルス幅等の条件を付加して被試験半導体デバイス１０に入力信号として供給する。
【０００４】
一方、プログラマブル・データ・セレクト部１２で期待値データのチャンネルに割付けられた期待値データＥＸは期待値データサイクル遅延部１４で被試験半導体デバイス１０の出力の仕様に合致する遅延が加えられた後に期待値データ伝送路１７を通じて論理比較部１５に対して期待値データＥＸとして供給される。
論理比較部１５では被試験半導体デバイス１０から出力される応答出力信号と、期待値データ伝送路１７を通じて与えられる期待値データＥＸとを比較し、不一致が発生する毎に不一致が発生したビット位置に不良を表わす例えば「１」理論が立てられ、この不良ビット位置により不良セル位置を特定することができるフェイルデータＦＬ１０、ＦＬ１１、ＦＬ１２…を出力する。
【０００５】
フェイルデータＦＬ１０、ＦＬ１１、ＦＬ１２…はデータ・フェイルメモリ１６に入力され、そのフェイルデータＦＬ１０、ＦＬ１１、ＦＬ１２…の入力によりデータ・フェイルメモリ１６は書込モードに切り替えられ、フェイルデータＦＬの発生時点においてパターン発生部１１が出力しているＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、第１デバイス制御信号ＭＵＳ１、第２デバイス制御信号ＭＵＳ２及び期待値データＥＸを含むテストパターンデータＴＰをデータ伝送路１８から取り込んで記憶する。
【０００６】
ここで半導体デバイス試験装置に装備するフェイルメモリの種類について簡単に説明する。半導体デバイス試験装置に装備するフェイルメモリには２種類のフェイルメモリが存在する。その一つは被試験半導体デバイスが持つアドレスと同等のアドレス領域を装備したアドレス・フェイルメモリであり、他の一つは不良発生毎に不良発生時に不良発生アドレスとテストパターンデータとを記憶するデータ・フェイルメモリとがある。
【０００７】
アドレス・フェイルメモリは被試験半導体デバイスと同じアドレス領域を持つため、大きなメモリ容量を必要とする。つまり、年々メモリの容量は大きくなる一方であり、更に一度に試験する半導体デバイスの数も例えば６４個、１２８個等と多くの数になるため、各被試験半導体デバイスの数と同等の数のフェイルメモリを装備すると、フェイルメモリに要するコストが極めて高くなる欠点がある。
【０００８】
これに対し、データ・フェイルメモリは不良の発生が少なければ小容量のフェイルメモリで足りる。従って半導体デバイス試験装置を廉価に提供するにはデータ・フェイルメモリ１６を装備した形式の半導体デバイス試験装置が有利である。
【０００９】
【発明が解決しようとする課題】
このような背景からデータフェイルメモリ１６を装備した半導体デバイス試験装置が多用されているが、データフェイルメモリ１６に取り込まれるデータは不良検出時点にパターン発生部１１から出力されているＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、テストパターンデータＴＰ等であり、このデータからフェイルが発生したアドレス或いはフェイルが発生したテストサイクル等を推定するため、不良解析に時間と労力が掛かる欠点がある。
【００１０】
図５を用いてその様子を説明する。図５Ａはパターン発生部１１が出力するＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、テストパターンデータＴＰ、第１、第２デバイス制御信号ＭＵＳ１、ＭＵＳ２を示す。パターン発生部１１が出力するＸアドレス信号ＸＡＤは被試験半導体デバイス１０にはローアドレス信号ＲＯＷ１として与えられ、Ｙアドレス信号ＹＡＤは被試験半導体デバイス１０にはカラムアドレス信号ＣＯＬ１０、ＣＯＬ１１、ＣＯＬ１２、ＣＯＬ１３…として与えられる。
【００１１】
また、この例では各ローアドレスＲＯＷ１とカラムアドレスＣＯＬ１０~ＣＯＬ１３によってアクセスされる４つのアドレスに第２デバイス制御信号ＭＵＳ２として読み出し指令ＲＥＡＤを与えた場合を示す。尚、第１デバイス制御信号ＭＵＳ１のＡＣＴは被試験半導体デバイス１０にローアドレスを取り込むことを指示する制御信号である。また、ＥＸ１０、ＥＸ１１、ＥＸ１２、ＥＸ１３…は読み出し指令ＲＥＡＤに従って被試験半導体デバイス１０から出力される応答出力信号ＲＤ１０、ＲＤ１１、ＲＤ１２、ＲＤ１３…（図５Ｂ参照）と論理比較する期待値データを示す。
【００１２】
パターン発生部１１から出力されたこれらの各信号は図４に示した印加信号サイクル遅延部１３と期待値データサイクル遅延部１４で図５ＢとＣに示す状態に遅延され、被試験半導体デバイス１０と論理比較器１５に入力される。
つまり、被試験半導体デバイス１０に印加するカラムアドレス信号ＣＯＬ１０、ＣＯＬ１１、ＣＯＬ１２、ＣＯＬ１３…はそれぞれローアドレス信号ＲＯＷ１を印加したタイミングより２テストサイクル分遅延させて被試験半導体デバイス１０に印加する。この遅延時間は被試験半導体デバイス１０の特性によって決められる。更に読み出し指令信号ＲＥＡＤも２テストサイクル遅延して被試験半導体デバイス１０に印加した場合を示す。
【００１３】
また、この例では被試験半導体デバイス１０の応答出力信号ＲＤ１０、ＲＤ１１、ＲＤ１２、ＲＤ１３…は読み出し指令信号ＲＥＡＤを与えたタイミングから３テストサイクル分遅れて出力される場合を示している（図５Ｂ参照）。
従って応答出力信号ＲＤ１０、ＲＤ１１、ＲＤ１２、ＲＤ１３…はパターン発生部１１の出力のタイミングから５テストサイクル分遅延したタイミングで出力されることになる。この結果、期待値データＥＸ１０、ＥＸ１１、ＥＸ１２、ＥＸ１３…は期待値サイクル遅延部１４において図５Ｃに示すように、初期タイミングから５テストサイクル分遅延したタイミングで論理比較部１５に印加され、読み出しデータＲＤ１０、ＲＤ１１、ＲＤ１２、ＲＤ１３…と論理比較される。図５Ｃに示すＦＬ１０、ＦＬ１１、ＦＬ１２、ＦＬ１３…は論理比較の結果不一致が発生したフェイルデータを示す。
【００１４】
図５Ｄはフェイルデータメモリ１６に入力される各データのタイミングを示す。図４に示した半導体デバイス試験装置の構成によればパターン発生部１１が出力するＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、テストパターンデータＴＰ、第１及び第２デバイス制御信号ＭＵＳ１、ＭＵＳ２は遅延を与えられることなくデータ・フェイルメモリ１６に入力されるから、フェイルデータＦＬ１０、ＦＬ１１、ＦＬ１２、ＦＬ１３…が発生したタイミングでは５テストサイクル後にパターン発生部１１から発生するデータがデータ・フェイルメモリ１６に取り込まれ記憶される。
【００１５】
従って、不良解析を行う場合にはパターン発生部１１に格納されている各テストサイクル毎に出力するパターン列を参照してデータ・フェイルメモリ１６に記憶されてデータから、その５テストサイクル分前のデータを検索し、不良発生アドレス及び不良が発生したパターンデータを推定している。従って多くの手間と時間を費やす欠点がある。
また、不良解析の方法として▲１▼不良が発生したアドレスとその不良が発生したアドレスから読み出される読み出しデータと比較する期待値とを特定して不良解析を行うか、或いは▲２▼不良発生時点に実際に被試験半導体デバイスに印加されているアドレスと期待値とデバイス制御信号とを特定して不良解析を行う方法とがある。
【００１６】
これら▲１▼、▲２▼の何れの方法で不良解析を行うかによってパターン列の参照位置（参照するテストサイクルの位置）が異なるため、面倒な作業となる。
この発明の目的は、何れの不良解析方法を採るにしても、データ・フェイルメモリに取りこまれたデータが、すなわち求めるデータとすることができる半導体デバイス試験装置を提案するものである。
【００１７】
【課題を解決するための手段】
この発明の請求項１では、パターン発生部が出力するアドレス信号と、デバイス制御信号及びテストパターンデータを被試験半導体デバイスに印加し、被試験半導体デバイスの応答出力信号を論理比較部でパターン発生部が出力する期待値データと比較し、その比較結果に不一致が発生する毎に、不一致が発生した時点でパターン発生部が出力するアドレス信号、期待値を含むテストパターンデータ、デバイス制御信号をデータ・フェイルメモリに記憶する形式の半導体デバイス試験装置において、
パターン発生部からデータ・フェイルメモリに至るデータ伝送路に、アドレス信号、期待値データ、デバイス制御信号等のそれぞれに、各別に遅延量を任意に設定できる可変遅延部を設けこの可変遅延部の遅延時間の設定により、データフェイルメモリに任意のテストサイクルに被試験デバイスに印加するアドレス信号及び論理比較器に印加する期待値データを含むテストパターンデータを記憶させることができる構成とした半導体デバイス試験装置を提案する。
【００１８】
この発明の請求項２では、請求項１記載の半導体デバイス試験装置において、可変遅延部の遅延時間の設定により、データ・フェイルメモリの同一アドレスに不一致を発生した不良セル位置を表わすフェイルデータと共に、この不良発生アドレスと、不良発生アドレスに印加したテストパターンデータ及びその不良発生アドレスの応答出力データと比較するための期待値データを記憶する構成とした半導体デバイス試験装置を提案する。
【００１９】
この発明の請求項３では、請求項１記載の半導体デバイス試験装置において、可変遅延部の遅延時間の設定により、データ・フェイルメモリの同一アドレスに不一致を発生した不良セル位置を表わすフェイルデータと共に、この不良が発生した時点で被試験半導体デバイスに印加しているアドレス信号及びテストパターンデータと、不良が発生した時点で論理比較器に印加している期待値データを記憶する構成とした半導体デバイス試験装置を提案する。
【００２０】
【作用】
この発明による半導体デバイス試験装置によれば、可変遅延部の遅延時間を適宜に設定することにより、不良発生時にデータ・フェイルメモリに取り込むデータのタイミングを任意に選定することができる。
この結果、不良が発生した被試験半導体デバイスのアドレスに対して、実際に印加したテストパターン及びその応答出力を読み出した場合に応答出力データと比較する期待値データとを対応付けして記憶することも、また、不良が発生した時点で現に被試験半導体デバイスに印加しているアドレス信号及び論理比較部に印加している期待値データを記憶することが可能となる。
【００２１】
従って、不良解析時に、不良発生アドレスにどのテストパターンを印加したか、或いは不良発生時点に被試験半導体デバイスに印加しているアドレス信号及びデバイス制御信号の状態をデータ・フェイルメモリから直ちに読み取ることができるから、不良解析に要する手間を大幅に少なくすることができる利点が得られる。
【００２２】
【発明の実施の形態】
図１にこの発明による半導体デバイス試験装置の一実施例を示す。図４と対応する部分には同一符号を付して示す。この発明では例えば図４に示した構成の半導体デバイス試験装置に可変遅延部１９を付加した構成を特徴とするものである。
可変遅延部１９はパターン発生部１１からデータ・フェイルメモリ１６に各種のデータを伝送するデータ伝送路１８に挿入され、このデータ伝送路１８を通じてデータ・フェイルメモリ１６に送り込まれる、例えばＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、期待値データＥＸを含むテストパターンデータＴＰ、デバイス制御信号ＭＵＳ１、ＭＵＳ２のそれぞれに対して任意のテストサイクル分の遅延を与える複数の可変遅延手段１９Ａ、１９Ｂ、１９Ｃ、１９Ｄ、１９Ｅによって構成することができる。
【００２３】
尚、ここでは上記したようにＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、期待値データＥＸを含むテストパターンデータＴＰ、デバイス制御信号ＭＵＳ１、ＭＵＳ２を示したが、その他にデータ・フェイルメモリ１６に記憶することを希望する信号があれば、必要に応じてその信号に対しても可変遅延手段を設けることは、この発明で提案する範疇である。
各可変遅延手段１９Ａ~１９Ｅにおいて、パターン発生部１１から出力されるＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、期待値データＥＸを含むテストパターンデータＴＰ、デバイス制御信号ＭＵＳ１、ＭＵＳ２をそれぞれ任意のテストサイクル分遅延させることができる構成とすることにより、データ・フェイルメモリ１６では論理比較部１５でフェイルデータＦＬが発生する毎に、そのフェイルデータＦＬを書き込むアドレスと同一のアドレスに任意のタイミングのデータを書き込むことができる。
【００２４】
図２と図３を用いてその一例を説明する。図２に示す例では、可変遅延手段１９Ａ~１９Ｅの全てに期待値データサイクル遅延部１４に設定するサイクル遅延数と同一のこの例では５テストサイクル分の遅延を与えた状態に設定した場合を示す。
従って、データ・フェイルメモリ１６には図２Ｄに示すようにパターン発生部１１が出力する各データ（Ｘアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、期待値データＥＸを含むテストパターンデータＴＰ、第１デバイス制御信号ＭＵＳ１、第２デバイス制御信号ＭＵＳ２）は全て５テストサイクル分遅延されて供給され、フェイルデータＦＬ１０に対しては、そのフェイルが発生したアドレスＲＯＷ１とＣＯＬ１０が対応して記憶され、また期待値としてはこのアドレスＲＯＷ１とＣＯＬ１０から読み出したデータと比較すべき期待値ＥＸ１０が、また第１及び第２デバイス制御信号ＭＵＳ１及びＭＵＳ２も同一タイミングに揃えられてフェイルデータＦＬ１０と同一のアドレスに書きこまれる。
【００２５】
従って、この場合にはフェイルデータＦＬ１０をデータ・フェイルメモリ１６から読み出すと、そのフェイルデータＦＬ１０を記憶したアドレスから他のＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、パターンデータＴＰが揃って読み出され、フェイルが発生した被試験半導体デバイス１０のアドレスと、このアドレスにどのテストパテーンデータを書き込んだか等を直ちに読み取ることができる。
【００２６】
図３は可変遅延手段１９Ａ~１９Ｅに他の遅延サイクルを設定した場合を示す。この例ではＸアドレス信号ＸＡＤを遅延させる可変遅延手段１９Ａは遅延量を０、Ｙアドレス信号ＹＡＤを遅延させる可変遅延手段１９Ｂと第２デバイス制御信号ＭＵＳ２（読み出し指令信号ＲＥＡＤ）に２テストサイクルの遅延時間を設定し、期待値データを遅延させる可変遅延手段１９Ｃには５テストサイクルの遅延時間を設定した場合を示す。
【００２７】
この設定状態によれば論理比較部１５において、不一致が発生し、フェイルデータＦＬ１０が発生した時点で被試験半導体デバイス１０に印加されているアドレス信号ＣＯＬ１３と、第２デバイス制御信号ＭＵＳ２として読み出し指令信号ＲＥＡＤが、またこの時点で論理比較部１５に印加されている期待値データＥＸ１０がフェイルデ−タＦＬ１０と同一アドレスに記憶される。
従って、この場合にはフェイル発生時に被試験半導体デバイス１０に印加されているアドレスと、論理比較部１５に印加されている期待値ＥＸ１０がフェイルデータＦＬ１０と同一アドレスに記憶されるから、このフェイルデータＦＬ１０を読み出すのと同時に、その時点で被試験デバイス１０に印加されているアドレス信号ＣＯＬ１３と、論理比較部１５に印加している期待値データＥＸ１０と、第２デバイス制御信号ＭＵＳ２とを知ることができるから、これらを検索して求めることにより不良解析を行う場合と比較して不良解析を極めて容易に行うことができる。
【００２８】
【発明の効果】
上述したように、この発明によればデータ・フェイルメモリ１６に記憶するフェイルデータＦＬに対し、このフェイルデータＦＬを記憶する同一アドレスに、このフェイルを発生した被試験半導体デバイス１０のアドレス及び期待値データを記憶することができる。また、フェイルが発生した時点で実際に被試験半導体デバイス１０に印加されているアドレス信号又は論理比較部１５に印加している期待値データＥＸを記憶することができるから、この記憶を読み出すことによりフェイルが発生した原因等を容易に解析することができる利点が得られる。
【００２９】
また、アドレスフェイルメモリより大幅にコストが安いデータフェイルメモリ１６を用いて不良解析を行うことができるから、半導体デバイスの試験に要するコストを低減できる利点も得られる。
【図面の簡単な説明】
【図１】この発明による半導体デバイス試験装置の一実施例を説明するためのブロック図。
【図２】この発明の請求項２で提案する半導体デバイス試験装置の動作を説明するためのタイミングチャート。
【図３】この発明の請求項３で提案する半導体デバイス試験装置の動作を説明するためのタイミングチャート。
【図４】従来の技術を説明するためのブロック図。
【図５】従来の半導体デバイス試験装置の動作を説明するためのタイミングチャート。
【符号の説明】
１０ 被試験半導体デバイス
１１ パターン発生部
１２ プログラマブル・データ・セレクト部
１３ 印加信号サイクル遅延部
１４ 期待値データサイクル遅延部
１５ 論理比較部
１６ データ・フェイルメモリ
１７ 期待値データ伝送路
１８ データ伝送路
１９ 可変遅延部
１９Ａ〜１９Ｅ 可変遅延手段
ＸＡＤ Ｘアドレス信号
ＹＡＤ Ｙアドレス信号
ＴＰ テストパターンデータ
ＥＸ 期待値データ
ＭＵＳ１ 第１デバイス制御信号
ＭＵＳ２ 第２デバイス制御信号
【発明の属する技術分野】
この発明は例えば半導体メモリ或いはメモリを搭載したロジックＩＣのような各種の半導体デバイスを試験する半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
図４に従来の半導体デバイス試験装置の概要を示す。図４は試験装置内の信号の系路にのみ着目して表わした構成を示す。パターン発生部１１は被試験半導体デバイス１０に印加するＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、第１、第２デバイス制御信号ＭＵＳ１、ＭＵＳ２、期待値データＥＸを含むテストパターンデータＴＰ等を出力する。
【０００３】
プログラマブル・データ・セレクト部１２はこれらの信号を被試験半導体デバイス１０の各ピンの仕様に従って仕分けし、半導体デバイス試験装置内の各チャンネルに割付ける。
印加信号サイクル遅延部１３は各信号に被試験半導体デバイス１０の各入力ピンの仕様に合致する遅延を加え、更に電圧レベル、パルス幅等の条件を付加して被試験半導体デバイス１０に入力信号として供給する。
【０００４】
一方、プログラマブル・データ・セレクト部１２で期待値データのチャンネルに割付けられた期待値データＥＸは期待値データサイクル遅延部１４で被試験半導体デバイス１０の出力の仕様に合致する遅延が加えられた後に期待値データ伝送路１７を通じて論理比較部１５に対して期待値データＥＸとして供給される。
論理比較部１５では被試験半導体デバイス１０から出力される応答出力信号と、期待値データ伝送路１７を通じて与えられる期待値データＥＸとを比較し、不一致が発生する毎に不一致が発生したビット位置に不良を表わす例えば「１」理論が立てられ、この不良ビット位置により不良セル位置を特定することができるフェイルデータＦＬ１０、ＦＬ１１、ＦＬ１２…を出力する。
【０００５】
フェイルデータＦＬ１０、ＦＬ１１、ＦＬ１２…はデータ・フェイルメモリ１６に入力され、そのフェイルデータＦＬ１０、ＦＬ１１、ＦＬ１２…の入力によりデータ・フェイルメモリ１６は書込モードに切り替えられ、フェイルデータＦＬの発生時点においてパターン発生部１１が出力しているＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、第１デバイス制御信号ＭＵＳ１、第２デバイス制御信号ＭＵＳ２及び期待値データＥＸを含むテストパターンデータＴＰをデータ伝送路１８から取り込んで記憶する。
【０００６】
ここで半導体デバイス試験装置に装備するフェイルメモリの種類について簡単に説明する。半導体デバイス試験装置に装備するフェイルメモリには２種類のフェイルメモリが存在する。その一つは被試験半導体デバイスが持つアドレスと同等のアドレス領域を装備したアドレス・フェイルメモリであり、他の一つは不良発生毎に不良発生時に不良発生アドレスとテストパターンデータとを記憶するデータ・フェイルメモリとがある。
【０００７】
アドレス・フェイルメモリは被試験半導体デバイスと同じアドレス領域を持つため、大きなメモリ容量を必要とする。つまり、年々メモリの容量は大きくなる一方であり、更に一度に試験する半導体デバイスの数も例えば６４個、１２８個等と多くの数になるため、各被試験半導体デバイスの数と同等の数のフェイルメモリを装備すると、フェイルメモリに要するコストが極めて高くなる欠点がある。
【０００８】
これに対し、データ・フェイルメモリは不良の発生が少なければ小容量のフェイルメモリで足りる。従って半導体デバイス試験装置を廉価に提供するにはデータ・フェイルメモリ１６を装備した形式の半導体デバイス試験装置が有利である。
【０００９】
【発明が解決しようとする課題】
このような背景からデータフェイルメモリ１６を装備した半導体デバイス試験装置が多用されているが、データフェイルメモリ１６に取り込まれるデータは不良検出時点にパターン発生部１１から出力されているＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、テストパターンデータＴＰ等であり、このデータからフェイルが発生したアドレス或いはフェイルが発生したテストサイクル等を推定するため、不良解析に時間と労力が掛かる欠点がある。
【００１０】
図５を用いてその様子を説明する。図５Ａはパターン発生部１１が出力するＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、テストパターンデータＴＰ、第１、第２デバイス制御信号ＭＵＳ１、ＭＵＳ２を示す。パターン発生部１１が出力するＸアドレス信号ＸＡＤは被試験半導体デバイス１０にはローアドレス信号ＲＯＷ１として与えられ、Ｙアドレス信号ＹＡＤは被試験半導体デバイス１０にはカラムアドレス信号ＣＯＬ１０、ＣＯＬ１１、ＣＯＬ１２、ＣＯＬ１３…として与えられる。
【００１１】
また、この例では各ローアドレスＲＯＷ１とカラムアドレスＣＯＬ１０~ＣＯＬ１３によってアクセスされる４つのアドレスに第２デバイス制御信号ＭＵＳ２として読み出し指令ＲＥＡＤを与えた場合を示す。尚、第１デバイス制御信号ＭＵＳ１のＡＣＴは被試験半導体デバイス１０にローアドレスを取り込むことを指示する制御信号である。また、ＥＸ１０、ＥＸ１１、ＥＸ１２、ＥＸ１３…は読み出し指令ＲＥＡＤに従って被試験半導体デバイス１０から出力される応答出力信号ＲＤ１０、ＲＤ１１、ＲＤ１２、ＲＤ１３…（図５Ｂ参照）と論理比較する期待値データを示す。
【００１２】
パターン発生部１１から出力されたこれらの各信号は図４に示した印加信号サイクル遅延部１３と期待値データサイクル遅延部１４で図５ＢとＣに示す状態に遅延され、被試験半導体デバイス１０と論理比較器１５に入力される。
つまり、被試験半導体デバイス１０に印加するカラムアドレス信号ＣＯＬ１０、ＣＯＬ１１、ＣＯＬ１２、ＣＯＬ１３…はそれぞれローアドレス信号ＲＯＷ１を印加したタイミングより２テストサイクル分遅延させて被試験半導体デバイス１０に印加する。この遅延時間は被試験半導体デバイス１０の特性によって決められる。更に読み出し指令信号ＲＥＡＤも２テストサイクル遅延して被試験半導体デバイス１０に印加した場合を示す。
【００１３】
また、この例では被試験半導体デバイス１０の応答出力信号ＲＤ１０、ＲＤ１１、ＲＤ１２、ＲＤ１３…は読み出し指令信号ＲＥＡＤを与えたタイミングから３テストサイクル分遅れて出力される場合を示している（図５Ｂ参照）。
従って応答出力信号ＲＤ１０、ＲＤ１１、ＲＤ１２、ＲＤ１３…はパターン発生部１１の出力のタイミングから５テストサイクル分遅延したタイミングで出力されることになる。この結果、期待値データＥＸ１０、ＥＸ１１、ＥＸ１２、ＥＸ１３…は期待値サイクル遅延部１４において図５Ｃに示すように、初期タイミングから５テストサイクル分遅延したタイミングで論理比較部１５に印加され、読み出しデータＲＤ１０、ＲＤ１１、ＲＤ１２、ＲＤ１３…と論理比較される。図５Ｃに示すＦＬ１０、ＦＬ１１、ＦＬ１２、ＦＬ１３…は論理比較の結果不一致が発生したフェイルデータを示す。
【００１４】
図５Ｄはフェイルデータメモリ１６に入力される各データのタイミングを示す。図４に示した半導体デバイス試験装置の構成によればパターン発生部１１が出力するＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、テストパターンデータＴＰ、第１及び第２デバイス制御信号ＭＵＳ１、ＭＵＳ２は遅延を与えられることなくデータ・フェイルメモリ１６に入力されるから、フェイルデータＦＬ１０、ＦＬ１１、ＦＬ１２、ＦＬ１３…が発生したタイミングでは５テストサイクル後にパターン発生部１１から発生するデータがデータ・フェイルメモリ１６に取り込まれ記憶される。
【００１５】
従って、不良解析を行う場合にはパターン発生部１１に格納されている各テストサイクル毎に出力するパターン列を参照してデータ・フェイルメモリ１６に記憶されてデータから、その５テストサイクル分前のデータを検索し、不良発生アドレス及び不良が発生したパターンデータを推定している。従って多くの手間と時間を費やす欠点がある。
また、不良解析の方法として▲１▼不良が発生したアドレスとその不良が発生したアドレスから読み出される読み出しデータと比較する期待値とを特定して不良解析を行うか、或いは▲２▼不良発生時点に実際に被試験半導体デバイスに印加されているアドレスと期待値とデバイス制御信号とを特定して不良解析を行う方法とがある。
【００１６】
これら▲１▼、▲２▼の何れの方法で不良解析を行うかによってパターン列の参照位置（参照するテストサイクルの位置）が異なるため、面倒な作業となる。
この発明の目的は、何れの不良解析方法を採るにしても、データ・フェイルメモリに取りこまれたデータが、すなわち求めるデータとすることができる半導体デバイス試験装置を提案するものである。
【００１７】
【課題を解決するための手段】
この発明の請求項１では、パターン発生部が出力するアドレス信号と、デバイス制御信号及びテストパターンデータを被試験半導体デバイスに印加し、被試験半導体デバイスの応答出力信号を論理比較部でパターン発生部が出力する期待値データと比較し、その比較結果に不一致が発生する毎に、不一致が発生した時点でパターン発生部が出力するアドレス信号、期待値を含むテストパターンデータ、デバイス制御信号をデータ・フェイルメモリに記憶する形式の半導体デバイス試験装置において、
パターン発生部からデータ・フェイルメモリに至るデータ伝送路に、アドレス信号、期待値データ、デバイス制御信号等のそれぞれに、各別に遅延量を任意に設定できる可変遅延部を設けこの可変遅延部の遅延時間の設定により、データフェイルメモリに任意のテストサイクルに被試験デバイスに印加するアドレス信号及び論理比較器に印加する期待値データを含むテストパターンデータを記憶させることができる構成とした半導体デバイス試験装置を提案する。
【００１８】
この発明の請求項２では、請求項１記載の半導体デバイス試験装置において、可変遅延部の遅延時間の設定により、データ・フェイルメモリの同一アドレスに不一致を発生した不良セル位置を表わすフェイルデータと共に、この不良発生アドレスと、不良発生アドレスに印加したテストパターンデータ及びその不良発生アドレスの応答出力データと比較するための期待値データを記憶する構成とした半導体デバイス試験装置を提案する。
【００１９】
この発明の請求項３では、請求項１記載の半導体デバイス試験装置において、可変遅延部の遅延時間の設定により、データ・フェイルメモリの同一アドレスに不一致を発生した不良セル位置を表わすフェイルデータと共に、この不良が発生した時点で被試験半導体デバイスに印加しているアドレス信号及びテストパターンデータと、不良が発生した時点で論理比較器に印加している期待値データを記憶する構成とした半導体デバイス試験装置を提案する。
【００２０】
【作用】
この発明による半導体デバイス試験装置によれば、可変遅延部の遅延時間を適宜に設定することにより、不良発生時にデータ・フェイルメモリに取り込むデータのタイミングを任意に選定することができる。
この結果、不良が発生した被試験半導体デバイスのアドレスに対して、実際に印加したテストパターン及びその応答出力を読み出した場合に応答出力データと比較する期待値データとを対応付けして記憶することも、また、不良が発生した時点で現に被試験半導体デバイスに印加しているアドレス信号及び論理比較部に印加している期待値データを記憶することが可能となる。
【００２１】
従って、不良解析時に、不良発生アドレスにどのテストパターンを印加したか、或いは不良発生時点に被試験半導体デバイスに印加しているアドレス信号及びデバイス制御信号の状態をデータ・フェイルメモリから直ちに読み取ることができるから、不良解析に要する手間を大幅に少なくすることができる利点が得られる。
【００２２】
【発明の実施の形態】
図１にこの発明による半導体デバイス試験装置の一実施例を示す。図４と対応する部分には同一符号を付して示す。この発明では例えば図４に示した構成の半導体デバイス試験装置に可変遅延部１９を付加した構成を特徴とするものである。
可変遅延部１９はパターン発生部１１からデータ・フェイルメモリ１６に各種のデータを伝送するデータ伝送路１８に挿入され、このデータ伝送路１８を通じてデータ・フェイルメモリ１６に送り込まれる、例えばＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、期待値データＥＸを含むテストパターンデータＴＰ、デバイス制御信号ＭＵＳ１、ＭＵＳ２のそれぞれに対して任意のテストサイクル分の遅延を与える複数の可変遅延手段１９Ａ、１９Ｂ、１９Ｃ、１９Ｄ、１９Ｅによって構成することができる。
【００２３】
尚、ここでは上記したようにＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、期待値データＥＸを含むテストパターンデータＴＰ、デバイス制御信号ＭＵＳ１、ＭＵＳ２を示したが、その他にデータ・フェイルメモリ１６に記憶することを希望する信号があれば、必要に応じてその信号に対しても可変遅延手段を設けることは、この発明で提案する範疇である。
各可変遅延手段１９Ａ~１９Ｅにおいて、パターン発生部１１から出力されるＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、期待値データＥＸを含むテストパターンデータＴＰ、デバイス制御信号ＭＵＳ１、ＭＵＳ２をそれぞれ任意のテストサイクル分遅延させることができる構成とすることにより、データ・フェイルメモリ１６では論理比較部１５でフェイルデータＦＬが発生する毎に、そのフェイルデータＦＬを書き込むアドレスと同一のアドレスに任意のタイミングのデータを書き込むことができる。
【００２４】
図２と図３を用いてその一例を説明する。図２に示す例では、可変遅延手段１９Ａ~１９Ｅの全てに期待値データサイクル遅延部１４に設定するサイクル遅延数と同一のこの例では５テストサイクル分の遅延を与えた状態に設定した場合を示す。
従って、データ・フェイルメモリ１６には図２Ｄに示すようにパターン発生部１１が出力する各データ（Ｘアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、期待値データＥＸを含むテストパターンデータＴＰ、第１デバイス制御信号ＭＵＳ１、第２デバイス制御信号ＭＵＳ２）は全て５テストサイクル分遅延されて供給され、フェイルデータＦＬ１０に対しては、そのフェイルが発生したアドレスＲＯＷ１とＣＯＬ１０が対応して記憶され、また期待値としてはこのアドレスＲＯＷ１とＣＯＬ１０から読み出したデータと比較すべき期待値ＥＸ１０が、また第１及び第２デバイス制御信号ＭＵＳ１及びＭＵＳ２も同一タイミングに揃えられてフェイルデータＦＬ１０と同一のアドレスに書きこまれる。
【００２５】
従って、この場合にはフェイルデータＦＬ１０をデータ・フェイルメモリ１６から読み出すと、そのフェイルデータＦＬ１０を記憶したアドレスから他のＸアドレス信号ＸＡＤ、Ｙアドレス信号ＹＡＤ、パターンデータＴＰが揃って読み出され、フェイルが発生した被試験半導体デバイス１０のアドレスと、このアドレスにどのテストパテーンデータを書き込んだか等を直ちに読み取ることができる。
【００２６】
図３は可変遅延手段１９Ａ~１９Ｅに他の遅延サイクルを設定した場合を示す。この例ではＸアドレス信号ＸＡＤを遅延させる可変遅延手段１９Ａは遅延量を０、Ｙアドレス信号ＹＡＤを遅延させる可変遅延手段１９Ｂと第２デバイス制御信号ＭＵＳ２（読み出し指令信号ＲＥＡＤ）に２テストサイクルの遅延時間を設定し、期待値データを遅延させる可変遅延手段１９Ｃには５テストサイクルの遅延時間を設定した場合を示す。
【００２７】
この設定状態によれば論理比較部１５において、不一致が発生し、フェイルデータＦＬ１０が発生した時点で被試験半導体デバイス１０に印加されているアドレス信号ＣＯＬ１３と、第２デバイス制御信号ＭＵＳ２として読み出し指令信号ＲＥＡＤが、またこの時点で論理比較部１５に印加されている期待値データＥＸ１０がフェイルデ−タＦＬ１０と同一アドレスに記憶される。
従って、この場合にはフェイル発生時に被試験半導体デバイス１０に印加されているアドレスと、論理比較部１５に印加されている期待値ＥＸ１０がフェイルデータＦＬ１０と同一アドレスに記憶されるから、このフェイルデータＦＬ１０を読み出すのと同時に、その時点で被試験デバイス１０に印加されているアドレス信号ＣＯＬ１３と、論理比較部１５に印加している期待値データＥＸ１０と、第２デバイス制御信号ＭＵＳ２とを知ることができるから、これらを検索して求めることにより不良解析を行う場合と比較して不良解析を極めて容易に行うことができる。
【００２８】
【発明の効果】
上述したように、この発明によればデータ・フェイルメモリ１６に記憶するフェイルデータＦＬに対し、このフェイルデータＦＬを記憶する同一アドレスに、このフェイルを発生した被試験半導体デバイス１０のアドレス及び期待値データを記憶することができる。また、フェイルが発生した時点で実際に被試験半導体デバイス１０に印加されているアドレス信号又は論理比較部１５に印加している期待値データＥＸを記憶することができるから、この記憶を読み出すことによりフェイルが発生した原因等を容易に解析することができる利点が得られる。
【００２９】
また、アドレスフェイルメモリより大幅にコストが安いデータフェイルメモリ１６を用いて不良解析を行うことができるから、半導体デバイスの試験に要するコストを低減できる利点も得られる。
【図面の簡単な説明】
【図１】この発明による半導体デバイス試験装置の一実施例を説明するためのブロック図。
【図２】この発明の請求項２で提案する半導体デバイス試験装置の動作を説明するためのタイミングチャート。
【図３】この発明の請求項３で提案する半導体デバイス試験装置の動作を説明するためのタイミングチャート。
【図４】従来の技術を説明するためのブロック図。
【図５】従来の半導体デバイス試験装置の動作を説明するためのタイミングチャート。
【符号の説明】
１０ 被試験半導体デバイス
１１ パターン発生部
１２ プログラマブル・データ・セレクト部
１３ 印加信号サイクル遅延部
１４ 期待値データサイクル遅延部
１５ 論理比較部
１６ データ・フェイルメモリ
１７ 期待値データ伝送路
１８ データ伝送路
１９ 可変遅延部
１９Ａ〜１９Ｅ 可変遅延手段
ＸＡＤ Ｘアドレス信号
ＹＡＤ Ｙアドレス信号
ＴＰ テストパターンデータ
ＥＸ 期待値データ
ＭＵＳ１ 第１デバイス制御信号
ＭＵＳ２ 第２デバイス制御信号
Claims (1)
- 被試験半導体デバイスにローアドレスとして与えられるＸアドレス信号、前記被試験半導体デバイスにカラムアドレスとして与えられるＹアドレス信号、デバイス制御信号および期待値データを出力するパターン発生部と、
前記被試験半導体デバイスに前記Ｘアドレス信号、前記Ｙアドレス信号および前記デバイス制御信号を与えて、前記被試験半導体デバイスにおける前記Ｘアドレス信号および前記Ｙアドレス信号により特定されるアドレスに記憶されたデータを出力させる印加部と、
前記被試験半導体デバイスから出力される応答出力信号と前記期待値データとを比較して、前記応答出力信号と前記期待値データとが不一致である場合にフェイルデータを出力する論理比較部と、
前記フェイルデータの発生時において、前記フェイルデータ、前記Ｘアドレス信号、前記Ｙアドレス信号、前記デバイス制御信号および前記期待値データを取り込んで、同一のアドレスに記憶するデータ・フェイルメモリと、
前記Ｘアドレス信号、前記Ｙアドレス信号、前記デバイス制御信号および前記期待値データのそれぞれを前記パターン発生部から前記データ・フェイルメモリへと伝送する複数のデータ伝送路のそれぞれの中に挿入される複数の可変遅延部と、
を備え、
前記複数の可変遅延部は、前記フェイルデータの発生タイミングと同一タイミングにおいて、そのフェイルが発生したアドレスを示すＸアドレス信号およびＹアドレス信号、そのフェイルが発生したアドレスに記憶されたデータを出力させるためのデバイス制御信号、並びに、そのフェイルが発生したアドレスから読み出したデータと比較すべき期待値データが、揃って前記データ・フェイルメモリに供給されるように、それぞれの遅延量が個別に設定される
試験装置。
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