JPH0267976A - メモリ試験装置 - Google Patents
メモリ試験装置Info
- Publication number
- JPH0267976A JPH0267976A JP63220830A JP22083088A JPH0267976A JP H0267976 A JPH0267976 A JP H0267976A JP 63220830 A JP63220830 A JP 63220830A JP 22083088 A JP22083088 A JP 22083088A JP H0267976 A JPH0267976 A JP H0267976A
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- memory
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- 230000003111 delayed effect Effects 0.000 abstract description 11
- 230000007547 defect Effects 0.000 abstract description 5
- 230000002950 deficient Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は半導体集積回路化されたメモリを試験するメ
モリ試験装置に関する。
モリ試験装置に関する。
ｒ従来の技術」
第３図に従来のメモリ試験装置の構成を示す。
従来のメモリ試験装置はパターン発生器１と、プログラ
マブル・データ・セレクタ２と、フォーマツタ３と、被
試験メモリ５にパターン信号及びアドレス信号を与える
ドライバ群４と、被試験メモリ５から読出したデータと
パターン発生器ｌがら出力される期待値データとを比較
する比較器６と、この比較器６で不一致が検出されると
、被試験メモリ５に与えているアドレスと同一アドレス
にｒｌｊを記憶し、被試験メモリ５の不良アドレスを記
憶する不良解析メモリ７とによって構成される。
マブル・データ・セレクタ２と、フォーマツタ３と、被
試験メモリ５にパターン信号及びアドレス信号を与える
ドライバ群４と、被試験メモリ５から読出したデータと
パターン発生器ｌがら出力される期待値データとを比較
する比較器６と、この比較器６で不一致が検出されると
、被試験メモリ５に与えているアドレスと同一アドレス
にｒｌｊを記憶し、被試験メモリ５の不良アドレスを記
憶する不良解析メモリ７とによって構成される。
通常被試験メモリ５はパターン発生器ｌがら出力される
アドレス信号によってアクセスされ、そのアクセスされ
たアドレスにパターン信号を書込み読出してこの読出し
たデータと期待値データとを比較器６で比較し、不一致
が検出されると不良解析メモリ７の被試験メモリ５と同
一アドレスに不良を表わす「１」を書込む。
アドレス信号によってアクセスされ、そのアクセスされ
たアドレスにパターン信号を書込み読出してこの読出し
たデータと期待値データとを比較器６で比較し、不一致
が検出されると不良解析メモリ７の被試験メモリ５と同
一アドレスに不良を表わす「１」を書込む。
［発明が解決しようとする課題」
ところでメモリの種類の中にアドレスの入力に対し、読
出データが数サイクル遅れて出力される素子がある。
出データが数サイクル遅れて出力される素子がある。
このような素子の一例として例えば第４図に示すように
メモリ５Ａの入力側と出力側にパイプラインレジスタ５
Ｂ、５Ｃを有し、このパイプラインレジスタ５Ｂと５０
によって特に出力側のパイプラインレジスタ５Ｃによっ
て読出アドレスを与えた時点から読出データが出力され
るまでにパイプラインレジスタ５Ｃの段数に対応したサ
イクル分だけ遅延が発生する。
メモリ５Ａの入力側と出力側にパイプラインレジスタ５
Ｂ、５Ｃを有し、このパイプラインレジスタ５Ｂと５０
によって特に出力側のパイプラインレジスタ５Ｃによっ
て読出アドレスを与えた時点から読出データが出力され
るまでにパイプラインレジスタ５Ｃの段数に対応したサ
イクル分だけ遅延が発生する。
つまり第５図（イ）に示すように被試験メモリにアドレ
ス信号Ａ、Ｂ、Ｃ，Ｄ、・・・を与えた場合、パイプラ
インレジスタ５Ｃが３段であったとすると読出データは
第５図（ロ）に示すように３周期（３試験サイクル）遅
れて出力される。
ス信号Ａ、Ｂ、Ｃ，Ｄ、・・・を与えた場合、パイプラ
インレジスタ５Ｃが３段であったとすると読出データは
第５図（ロ）に示すように３周期（３試験サイクル）遅
れて出力される。
このため３周朋遅れた時点で不良解析メモリ７に第５図
（ハ）に示す比較結果ａｔを書込んだとするとこの時点
では不良解析メモリ７はアドレスＤがアクセスされ、ア
ドレスＤにアドレスへの言売出データの比較結果ａｆが
書込まれてしまう不都合が生じ、この結果正しい不良解
析を行なうことができない欠点が生じる。
（ハ）に示す比較結果ａｔを書込んだとするとこの時点
では不良解析メモリ７はアドレスＤがアクセスされ、ア
ドレスＤにアドレスへの言売出データの比較結果ａｆが
書込まれてしまう不都合が生じ、この結果正しい不良解
析を行なうことができない欠点が生じる。
「課題を解決するための手段」
この発明では不良解析メモリを具備したメモリ試験装置
において、不良解析メモリのアドレス信号の供給路にア
ドレス信号を任意のサイクル遅延させることができるサ
イクル遅延回路を設け、被試験メモリの読出データの遅
延サイクル数と不良解析メモリへのアドレス信号の遅延
ナイクル数とを一致させることができるように構成した
ものである。
において、不良解析メモリのアドレス信号の供給路にア
ドレス信号を任意のサイクル遅延させることができるサ
イクル遅延回路を設け、被試験メモリの読出データの遅
延サイクル数と不良解析メモリへのアドレス信号の遅延
ナイクル数とを一致させることができるように構成した
ものである。
「作 用」
この発明の構成によれば不良解析メモリのアドレス信号
供給路にアドレス信号を任意サイクル遅延させることが
できるサイクル遅延回路を設けたから、このサイクル遅
延回路の遅延サイクル数を被試験メモリの読出データの
遅延サイクル数と一致させることによって、被試験メモ
リの読出アドレスに対応したアドレスに読出データの比
較結果を書込むことができる。この結果正しい不良解析
を行なうことができる。
供給路にアドレス信号を任意サイクル遅延させることが
できるサイクル遅延回路を設けたから、このサイクル遅
延回路の遅延サイクル数を被試験メモリの読出データの
遅延サイクル数と一致させることによって、被試験メモ
リの読出アドレスに対応したアドレスに読出データの比
較結果を書込むことができる。この結果正しい不良解析
を行なうことができる。
「実施例」
第１図にこの発明の一実施例を示す。第１図において１
はパターン発生器、２はプログラマブルデータ・セレク
タ、３はフオーマンタ、４はドライバ群、５は被試験メ
モリ、６は比較器、７は不良解析メモリを示す点は第３
図で説明した従来のメモリ試験装置と同じである。
はパターン発生器、２はプログラマブルデータ・セレク
タ、３はフオーマンタ、４はドライバ群、５は被試験メ
モリ、６は比較器、７は不良解析メモリを示す点は第３
図で説明した従来のメモリ試験装置と同じである。
この発明においては不良解析メモリ７のアドレス信号供
給路にサイクル遅延回路８を設けた構造を特徴とするも
のである。尚この例では比較器６に供給する期待値供給
路にもサイクル遅延回路９を設けた場合を示す。
給路にサイクル遅延回路８を設けた構造を特徴とするも
のである。尚この例では比較器６に供給する期待値供給
路にもサイクル遅延回路９を設けた場合を示す。
これらサイクル遅延回路８及び９は可変段数形シフトレ
ジスタによって構成することができ、人力と出力との間
を任意の段数に設定できる構造のものとする。
ジスタによって構成することができ、人力と出力との間
を任意の段数に設定できる構造のものとする。
このサイクル遅延回路８及び９の段数を被試験メモリ５
の読出データの遅延サイクル数に等しい値に設定する。
の読出データの遅延サイクル数に等しい値に設定する。
このように構成すれば不良解析メモリ７及び比較器６に
与えられるアドレス信号及び期待値データは被試験メモ
リ５の読出データのサイクル遅延数と等しいサイクル数
だけ遅延されるから、被試験メモリ５の読出データは比
較器６で対応するアドレスで比較すべき正しい期待値と
比較され、その比較結果が不良解析メモリ７に与えられ
る。このとき不良解析メモリ７のアドレス端子には読出
時に与えられたアドレス信号が遅延されて入力される。
与えられるアドレス信号及び期待値データは被試験メモ
リ５の読出データのサイクル遅延数と等しいサイクル数
だけ遅延されるから、被試験メモリ５の読出データは比
較器６で対応するアドレスで比較すべき正しい期待値と
比較され、その比較結果が不良解析メモリ７に与えられ
る。このとき不良解析メモリ７のアドレス端子には読出
時に与えられたアドレス信号が遅延されて入力される。
よってデータが読出されたアドレスに不良解析データを
書込むことができる。
書込むことができる。
第２図にその様子を示す。第２図（イ）は被試験メモリ
５に入力したアドレス信号、（ロ）はその読出データを
示す。つまり読出データａはアドレスＡの読出データ、
ｂはアドレスＢの読出データを示す。図の例では読出デ
ータａ、ｂ、ｃ、ｄ・・・は３サイクル遅延されて出力
される場合を示す。
５に入力したアドレス信号、（ロ）はその読出データを
示す。つまり読出データａはアドレスＡの読出データ、
ｂはアドレスＢの読出データを示す。図の例では読出デ
ータａ、ｂ、ｃ、ｄ・・・は３サイクル遅延されて出力
される場合を示す。
第２図（ハ）は比較結果、第２図（ニ）は不良解析メモ
リ７に入力されるアドレス信号を示す。
リ７に入力されるアドレス信号を示す。
第２図に示すようにアドレスＡから読出されたデータａ
の比較結果ａｔは不良解析メモリ７の同じアドレスＡに
書込まれ、以下同様にして各アドレスＢ、Ｃ，Ｄ・・・
から読出されたデータｂ、 ｃｄ・・・の比較結果ｂ
Ｔ＋ Ｃｆ＋ ｄ ｔ・・・は不良解析メモリ７のそ
れぞれ同じアドレスＢ、Ｃ，Ｄ・・・に書込まれる。
の比較結果ａｔは不良解析メモリ７の同じアドレスＡに
書込まれ、以下同様にして各アドレスＢ、Ｃ，Ｄ・・・
から読出されたデータｂ、 ｃｄ・・・の比較結果ｂ
Ｔ＋ Ｃｆ＋ ｄ ｔ・・・は不良解析メモリ７のそ
れぞれ同じアドレスＢ、Ｃ，Ｄ・・・に書込まれる。
「発明の効果」
以上説明したようにこの発明によれば被試験メモリ５の
読出データが任意のサイクルにわたって遅延される素子
であっても、サイクル遅延回路８及び９の遅延サイクル
数を被試験メモリ５の読出データの遅延サイクル数と等
しいサイクル数に設定することによって遅延されて出力
された読出データは正しい期待値データと比較がなされ
、然も不良解析メモリ７の正しいアドレスに比較結果を
書込むことができる。
読出データが任意のサイクルにわたって遅延される素子
であっても、サイクル遅延回路８及び９の遅延サイクル
数を被試験メモリ５の読出データの遅延サイクル数と等
しいサイクル数に設定することによって遅延されて出力
された読出データは正しい期待値データと比較がなされ
、然も不良解析メモリ７の正しいアドレスに比較結果を
書込むことができる。
よって正しい・不良発生アドレスを知ることができるた
め、正しい不良解析を行なうことができる。
め、正しい不良解析を行なうことができる。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の詳細な説明するための波形図、第３図は従
来の技術を説明するためのブロック図、第４図は読出デ
ータにサイクル遅延が発生するメモリの構造を説明する
ためのブロック図、第５図は従来の技術の欠点を説明す
るための波形図である。 １：パターン発生器、２ｔプログラマブルデータ・セレ
クタ、３：フォーマνり、４：ドライバ群、５：被試験
メモリ、６：比較器、７：不良解析メモリ、８．９：サ
イクル遅延回路。
はこの発明の詳細な説明するための波形図、第３図は従
来の技術を説明するためのブロック図、第４図は読出デ
ータにサイクル遅延が発生するメモリの構造を説明する
ためのブロック図、第５図は従来の技術の欠点を説明す
るための波形図である。 １：パターン発生器、２ｔプログラマブルデータ・セレ
クタ、３：フォーマνり、４：ドライバ群、５：被試験
メモリ、６：比較器、７：不良解析メモリ、８．９：サ
イクル遅延回路。
Claims (1)
- （１）Ａ、不良解析メモリを具備し、被試験メモリに不
良が発生したとき、不良解析メモリに不良発生アドレス
と同一アドレスを与え、不良発生アドレスに不良を表わ
すデータを書込むようにしたメモリ試験装置において、 Ｂ、不良解析メモリのアドレス信号の供給路に任意のサ
イクル遅延させることができるサイクル遅延回路を設け
、被試験メモリの読出データの遅延サイクル数と上記不
良解析メモリへのアドレス信号の遅延サイクル数とを一
致させることができるように構成したメモリ試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220830A JPH0267976A (ja) | 1988-09-02 | 1988-09-02 | メモリ試験装置 |
| US07/398,449 US5062109A (en) | 1988-09-02 | 1989-08-25 | Memory tester |
| EP89115936A EP0356999B1 (en) | 1988-09-02 | 1989-08-29 | Memory tester |
| DE68912458T DE68912458T2 (de) | 1988-09-02 | 1989-08-29 | Speicherprüfgerät. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220830A JPH0267976A (ja) | 1988-09-02 | 1988-09-02 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267976A true JPH0267976A (ja) | 1990-03-07 |
Family
ID=16757213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220830A Pending JPH0267976A (ja) | 1988-09-02 | 1988-09-02 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267976A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946247A (en) * | 1994-05-26 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| JP2001338498A (ja) * | 2000-05-24 | 2001-12-07 | Advantest Corp | 半導体デバイス試験装置 |
| WO2013114615A1 (ja) * | 2012-02-03 | 2013-08-08 | 富士通株式会社 | 半導体集積回路、半導体集積回路の試験方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107400A (en) * | 1980-01-30 | 1981-08-26 | Advantest Corp | Memory test device |
| JPS61237289A (ja) * | 1985-04-15 | 1986-10-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パイプライン方式メモリ・システム |
-
1988
- 1988-09-02 JP JP63220830A patent/JPH0267976A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107400A (en) * | 1980-01-30 | 1981-08-26 | Advantest Corp | Memory test device |
| JPS61237289A (ja) * | 1985-04-15 | 1986-10-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パイプライン方式メモリ・システム |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946247A (en) * | 1994-05-26 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| JP2001338498A (ja) * | 2000-05-24 | 2001-12-07 | Advantest Corp | 半導体デバイス試験装置 |
| JP4612150B2 (ja) * | 2000-05-24 | 2011-01-12 | 株式会社アドバンテスト | 半導体デバイス試験装置 |
| WO2013114615A1 (ja) * | 2012-02-03 | 2013-08-08 | 富士通株式会社 | 半導体集積回路、半導体集積回路の試験方法 |
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