JPS5923266A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPS5923266A JPS5923266A JP57133224A JP13322482A JPS5923266A JP S5923266 A JPS5923266 A JP S5923266A JP 57133224 A JP57133224 A JP 57133224A JP 13322482 A JP13322482 A JP 13322482A JP S5923266 A JPS5923266 A JP S5923266A
- Authority
- JP
- Japan
- Prior art keywords
- timing
- pattern
- test
- logical circuit
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩＣの試験装置に関するものである。
一般に、ＩＣの試験装置（以下、テスタと称する）では
、パターン発生器からのノくターン信号をそのまま被測
定ＩＣ（以下、ＤＵＴと称する）に印加したり、あるク
ロック信号との間である種の論理をとった後、印加する
等の動作が必要で、これらは通常各ピンエレクトロニク
ス毎に必要とされる。又、ＩＣの高速化に伴なって、テ
スタのタイミング精度も年々高精度が要求されている。
、パターン発生器からのノくターン信号をそのまま被測
定ＩＣ（以下、ＤＵＴと称する）に印加したり、あるク
ロック信号との間である種の論理をとった後、印加する
等の動作が必要で、これらは通常各ピンエレクトロニク
ス毎に必要とされる。又、ＩＣの高速化に伴なって、テ
スタのタイミング精度も年々高精度が要求されている。
しかしながら、前述したようにパターン信号を、クロッ
ク信号にて波形修飾する為に複数の論理回路（ＡＮＤ、
ＮＡＮＩ）、 Ｅｘｃｌｕｓｉｖｅ−０几、 Ｅｘｃ
ｌｕｓｉｖｅ−ＮＯＩｔ、 Ｏｆも、ＮＯＲ，・・・・
・・ｅｔｃ ）の内から一つの論理回路が選択される訳
であるが、どの論理をとるかにより、論理回路から出力
される信号のタイミング精度が異なり、最終的にはタイ
ミング精度は、これら複数の論理回路の最悪のタイミン
グ精度で決マリ、ｌＮｓやもしくはそれ以下のタイミン
グ精度の実現は非常に困難である。
ク信号にて波形修飾する為に複数の論理回路（ＡＮＤ、
ＮＡＮＩ）、 Ｅｘｃｌｕｓｉｖｅ−０几、 Ｅｘｃ
ｌｕｓｉｖｅ−ＮＯＩｔ、 Ｏｆも、ＮＯＲ，・・・・
・・ｅｔｃ ）の内から一つの論理回路が選択される訳
であるが、どの論理をとるかにより、論理回路から出力
される信号のタイミング精度が異なり、最終的にはタイ
ミング精度は、これら複数の論理回路の最悪のタイミン
グ精度で決マリ、ｌＮｓやもしくはそれ以下のタイミン
グ精度の実現は非常に困難である。
本発明の目的は以上のような欠点を解決し、各論理回路
別にタイミング精度の調節を可能にしたＩＣＣ試製装置
抗倶にある。
別にタイミング精度の調節を可能にしたＩＣＣ試製装置
抗倶にある。
すなわち本発明はパターン発生器から出力されるパター
ン信号を、クロック信号にて波形修飾する為の論理回路
を複数回路有するＩＣ試験装置に於いて、被測定ＩＣに
印加するパターン信号のタイミング精度を補正する為の
補正データレジスタを、前記複数の論理回路毎に持ち、
使用する論理回路に応じて対応した前記レジスタを選択
可能にしたＩＣ試験装置を提供するものである。
ン信号を、クロック信号にて波形修飾する為の論理回路
を複数回路有するＩＣ試験装置に於いて、被測定ＩＣに
印加するパターン信号のタイミング精度を補正する為の
補正データレジスタを、前記複数の論理回路毎に持ち、
使用する論理回路に応じて対応した前記レジスタを選択
可能にしたＩＣ試験装置を提供するものである。
以下図面を参照しながら詳細に説明する。
第１図で、図示しないパターン発生器から出力されるパ
ターン信号６は論理回路群１の各論理回路１ａ〜１ｎに
入力され、又、図示しないタイミング発生器からのクロ
ック信号７も同様に前記各論理回路１ａ〜１ｎに入力さ
れ、選択信号８によってどの論理結果を使用するかを選
択回路３にて選択する。前記選択信号８はさらにタイミ
ング補正データレジスタ群、２の各レジスタ２ａ〜２ｎ
を選択する為の選択回路、４にも同時に入力され、前記
各論理回路１ａ〜１ｎに対一応したレジスタ２８〜２ｎ
の内の１つのレジスタを選択し、タイミング補正回路５
にて、前記選択回路３から出力される波形修飾されたパ
ターン信号のタイミングを補正して最終的な、ＤＵＴへ
の印加パターン信号として得られる。以上の回路はビ〉
′エレクトロニス毎に持ちＤＵＴに印加する全てのパタ
ーン信号をタイミング補正するので高精度のタイミング
精度を実現することができる。
ターン信号６は論理回路群１の各論理回路１ａ〜１ｎに
入力され、又、図示しないタイミング発生器からのクロ
ック信号７も同様に前記各論理回路１ａ〜１ｎに入力さ
れ、選択信号８によってどの論理結果を使用するかを選
択回路３にて選択する。前記選択信号８はさらにタイミ
ング補正データレジスタ群、２の各レジスタ２ａ〜２ｎ
を選択する為の選択回路、４にも同時に入力され、前記
各論理回路１ａ〜１ｎに対一応したレジスタ２８〜２ｎ
の内の１つのレジスタを選択し、タイミング補正回路５
にて、前記選択回路３から出力される波形修飾されたパ
ターン信号のタイミングを補正して最終的な、ＤＵＴへ
の印加パターン信号として得られる。以上の回路はビ〉
′エレクトロニス毎に持ちＤＵＴに印加する全てのパタ
ーン信号をタイミング補正するので高精度のタイミング
精度を実現することができる。
第１図は本発明による波形修飾する為の論理回路、及び
タイミング補正方法の動作を説明する為のブロック図で
ある。 １・・・・・論理回路群、１ａ〜１ｎ・・・・・・論理
回路、２・・・・・・タイミング補正データのレジスタ
群、２ａ〜２ｎ・・・・・・タイミング補正データレジ
スタ、３゜４・・・・・・選択回路、５・・・・・・タ
イミング補正回路、６・・・・・・パターン発生器から
のパターン信号、７・・・・・・クロック信号、８・・
・・・・選択信号、９・・・・・・タイミング補正後の
パターン信号。
タイミング補正方法の動作を説明する為のブロック図で
ある。 １・・・・・論理回路群、１ａ〜１ｎ・・・・・・論理
回路、２・・・・・・タイミング補正データのレジスタ
群、２ａ〜２ｎ・・・・・・タイミング補正データレジ
スタ、３゜４・・・・・・選択回路、５・・・・・・タ
イミング補正回路、６・・・・・・パターン発生器から
のパターン信号、７・・・・・・クロック信号、８・・
・・・・選択信号、９・・・・・・タイミング補正後の
パターン信号。
Claims (1)
- パターン発生器から出力されるノくターン信号を、クロ
ック信号にて波形修飾する為の論理回路を、複数回路有
するＩＣ試験装置に於いて、被測定ＩＣに印加するパタ
ーン信号のタイミング精度を補正する為の補正データレ
ジスタを、前記複数の論理回路毎に持ち、使用する論理
回路に応じて対応した前記レジスタを選択可能にしたＩ
Ｃ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133224A JPS5923266A (ja) | 1982-07-30 | 1982-07-30 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133224A JPS5923266A (ja) | 1982-07-30 | 1982-07-30 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923266A true JPS5923266A (ja) | 1984-02-06 |
Family
ID=15099631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133224A Pending JPS5923266A (ja) | 1982-07-30 | 1982-07-30 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0336173A2 (en) * | 1988-04-05 | 1989-10-11 | Siemens Aktiengesellschaft | Molded component package isolating interior substrate by recesses containing exposed breakoffs |
-
1982
- 1982-07-30 JP JP57133224A patent/JPS5923266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0336173A2 (en) * | 1988-04-05 | 1989-10-11 | Siemens Aktiengesellschaft | Molded component package isolating interior substrate by recesses containing exposed breakoffs |
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