JPH02245682A - 半導体装置の試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ａ要］ クロックによって動作する半導体装置の出力を測定装置
により試験するための試験装置に関し、高速クロックが
印加されて動作した半導体装置の出力について、より低
周波で動作する測定装置により、半導体装置の試験を行
うようにした試験装置を提供することを目的とし、 動作用クロックを半導体装置に印加し、動作した半導体
装置の出力信号が印加された測定装置により半導体装Ｉ
を試験する装置において、半導体’ＡＭと同一チップ上
に、動作用クロックの印加を中断するためのクロック中
断用回路をを具備し、前記測定装置から前記クロック中
断用回路に動作制御信号を印加することにより、動作ク
ロックが中断したとき保留された半導体装置の出力を、
前記測定装置により測定し半導体装置の状態を試験する
ことで構成する。

［産業上の利用分野］ 本発明はクロックによって動作する半導体装置の出力を
測定装置により試験するときの試験装置に関する。

半導体装置がより高周波帯においても動作するようにな
り、動作試験に必要となるクロック周期が益々短くなっ
た。しかし半導体装置の動作測定装置の動作周波数は上
限があるため、極めて高いクロック周波数においても動
作させた半導体装置について、従来の測定装置により測
定できる技術を開発することが要望された。

［従来の技術］ 第４図は従来の半導体装置の試験装置を説明するための
図である。第４図に示す構成図において、１は半導体装
置、２はクロック発生器、２−１はクロック発生器２に
より発生された半導体装置を動作させるためのクロック
、２−２は後述の測定装置３に対する同期用クロック、
３は測定装置（テスタ）、４はストローブ回路を示す。

なおストローブ回路４とは半導体装置１がクロック２−
１を印加されて動作したとき、発生する出力を測定装置
３の内部へ取り込むための動作を行う回路をいう。

第５図は第４図における各部の信号波形を示す図である
。第４図に示すクロック発生器２は、第５図へに示すク
ロックを発生させ半導体装置Ｈに印加する。半導体装置
１はり四ツク２−１により動作して、所定の出力信号を
測定装置３に送出する。

半導体装置１に印加される動作用クロック２−１と、半
導体装置１の出力信号（第５図Ｂ）とは時間的に対応し
ている。ストローブ回路４は半導体装置１の測定信号出
力を測定装置３に取り込むための動作を行う。即ち、ス
トロ−・ブ回路４において、テスタ同期用クロック２−
２が立上ったことを検出すると、ストローブ回路４の処
理プログラムが処理を開始し、その時から所定の時間を
経過したしにおいて測定信号出力を取り込む。第５図Ｂ
に示す出力信号Ａ−Ｄの発生と、測定信号の取り込みが
同期して行われ、その繰り返しサイクルを１テストパタ
ーンという。即ち、従来の１テストパターンは数十Ｍ　
Ｉ（ｚの周期となっている。そして測定装置３には半導
体装置１が所定のクロックにより動作したとき、出力信
号として期待できる値が格納されていて、その値を続出
して前述のように取り込んだ出力信号と比較する。所定
の程度に一致した結果が得られたとき半導体装置１は良
好であると判定する。

し発明が解決しようとする課題］ 半導体装置１の動作周波数は近年益々高くなって来たか
ら、測定装置３の測定機能も追随してより高周波帯での
測定を行う必要が生じた。しかし従来の測定装置３では
１００ＭＨｚ以上の高周波帯になると、確実に測定する
ことが出来ず、数十Ｍ　Ｈｚが上限であった。そのため
前記１００　ＭＨｚのような高周波帯のクロックを発振
させることは出来ても、そのクロックにより動作させた
半導体装置の出力について、従来の測定装置３では正確
に測定できなくなる欠点があった。

本発明の目的は前述の欠点を改善し、高速クロックが印
加されて動作した半導体装置の出力について、より低周
波で動作する測定装置により半導体装置の試験を行うよ
うにした試験装置を提供することにある。

［課題を解決するための手段］ 第１図は本発明の原理構成を示す図である。第１図にお
いて、１は半導体装置、２はクロック発生器、２−１は
クロック発生器により発生されたクロック、２−２は測
定装置同期用クロック、３は測定装置、５はクロック中
断用回路を示す。

動作用クロック２−１を半導体装置１に印加し、動作し
た半導体装置１の出力信号が印加された測定装置３によ
り半導体装置を試験する装置において、本発明は下記の
構成としている。即ち、半導体装置１と同一チップ上に
、動作用クロック２−１の印加を中断するためのクロッ
ク中断用回路５を具備し、前記測定値Ｍ３から前記クロ
ック中断用回路５に動作制御信号を印加することにより
、動作クロックが中断したとき保留された半導体装置１
の出力を前記測定装置３により測定し、半導体装置ｌの
状態を試験することで構成する。

〔作用］ クロック発生器２で発生されるクロック２−１は半導体
装置１に対し動作試験を行うため、所定の高速で常に発
生して、クロック中断用回路５に印加される。当初はク
ロック２−１が中断用回路５により中断されないが、所
定数の後は中断するように予め測定装置３から制御され
る。半導体装置１はクロック２−１によりその回数だけ
動作し出力データを発生し、最後のクロックにより動作
した状態を保持する。第２図に示す波形図において、第
２図■は高速クロック、第２図■は高速クロックを途中
で中断したことを示す図、第２１１！［［は半導体装置
１からの出力データ、第２図■はテスタ同期用クロック
、第２図■はストローブ回路４が発する測定装置３への
ストローブ信号を示す。即ち第２図ｍに示す出力データ
がデータＣにおいて保持されていて、第２図■に示すス
トローブ信号が時刻ｔ＋において発生し、前述の出力デ
ータＣを測定装置３に取り込む。取り込んでから所定時
間経過後に、次の第２図■に示すクロック２−１を所定
の数だけ半導体装置ｌに印加し、第２図ｍ、■に示すデ
ータが得られるように動作を繰り返し、時刻ｔ２におい
て測定装置３に取り込む。そのとき、テスタ同期用クロ
ック２−２の立上り時から時刻ｔ１までの時間と、次の
クロック２−２の立上り時刻ｔχまでの時間は等しい。

またテスタ同期用クロック２−２の動作時間に対応する
１テストパターンは従来と同じ程度の測定装置３の動作
時間で、ある。

［実施例〕 第３図は本発明の実施例としてクロック中断用回路５の
具体的構成を示す図である。第３図において、１１は高
速クロックの印加端子で、図示しないクロック発生器２
において発生されたクロックを印加する端子、１２は所
定数のクロックにおいて中断されるように動作したクロ
ックの出力端子、１３はシフトレジスタ、１４．１４−
１〜１４−４はＤ型フリップフロップ、１５はＤ型フリ
ップフロ７ブの出力端子、１６はＤ型フリップフロップ
のブリセ・ント端子、１７はＤ型フリップフロップのク
リア端子、１８はオア回路、１９はナンド回路を示す、
Ｄ型フリップフロップ１４がチェーン状に結合されてい
て、一方シフトレジスタ１３には制′４Ｂ装置３からデ
ータとして高速クロックを何発出力させて中断するかを
定めてセットする０図示するようにＤ型フリップフロッ
プ１４が結合されているとき、その１４−２に対しプリ
セット端子１６をプリセットしたとき、高速クロックは
２発のみを通過させる。Ｄ型フリンブフロツプ１４−３
にプリセットしたときは３発のみを通過、同様に１４−
４のときは４発のみを通過させる。そのため２発通過の
ときシフトレジスタ１３の左端から、１１０−・００と
なるように制御装置６からデータを与え、且つクロック
でシフトさせて置く。３発通過のときは１１１０−００
．　４発通過のときは１１１１０−００とする。

所定のＤ型フリップフロップ１４をプリセ・ントしてか
ら、高速クロック端子１１にクロックを印加したとき、
Ｄ型フリンブフロンブ１４を順次伝送する。フリップフ
ロップの出力端子Ｑが“Ｈ”となったとき、オア回路出
力はディスイネーブル状［”Ｈ”固定となる。プリセッ
トされてないフリップフロップの出力端子は“Ｌ”に設
定されているため、その段取前まではクロックがオア回
路１８に達するとオア回路出力にはクロック波形が出力
される。そのため例えば２発通過のときはフリップフロ
ップ１４−２より以後のフリップフロップがプリセット
されているから、フリップフロップ１４２の出力端子Ｑ
が“Ｈ“となったとき、以後はオア回路１８においてク
ロックの通過はなされない。

ナンド回路１９の出力即ち、端子１２の出力は２発のパ
ルスの通過の後、“Ｌ”で固定される。クロックが３発
、４発のときはシフトレジスタ１３により、フリップフ
ロップにプリセットさせてから動作する。

このように中断されたクロックが図示しない半導体装置
１に印加され集積回路が動作したとき、その出力はクロ
ックに対応して第２図■のように変化し、出力Ｃの状態
が保留される。このとき測定装置（テスタ）用同期クロ
ック２−２が印加されたストローブ回路４は、クロック
２−２の立上り時刻からの時間経過に基づき測定装置３
の出力取り込みタイミングｔ、を指示するから、そのと
き、半導体装置出力が測定装置３に取り込まれる。そし
て時刻１．以降において、測定装置３の次のクロック中
断用回路５に対する設定動作が始まる。

即ちクロック中断回路５におけるシフトレジスタ１３の
データを変更する必要があれば変更し、プリセットすべ
きフリップフロップを変更させてから、フリップフロッ
プに対しクリアをかける。端子１１に高速クロックが印
加されていても出力端子１２には現れなかったが、−旦
クリアがかかると前述のように動作が再開される。

本発明では、従来よりはるかに高速のクロック２−１に
より半導体装置１が正常に動作できるかどうかについて
、測定装置３により測定する必要があり、そのため高速
クロックを１個とか３個とが印加させた場合の出力の期
待値を測定装置３に予め格納して置く、そして格納デー
タを読出し、半導体装置１の出力と比較して見れば、高
速クロックに対する動作を的確に判断できる。

以上の動作を制御する中央処理装置を測定装置３内に具
備し、且つクコツク中断用回路５を半導体装置１上に設
置することが好適である。即ち、半導体装置ｌを何個の
高速クロックにより動作させるかについてクロック中断
用回路に対する設定のプログラム処理、 半導体装置の出力測定動作に関するプログラム処理、 半導体装置の出力と期待値との比較判断動作に関するプ
ログラム処理、 のように、順序室てて処理を行うプログラムに基づいて
中央処理装置がスムーズに動作することである。例えば
、第１乃至第５パターンがクロック中断用回路の設定、 第６パターンが測定装置の測定動作を行うこと、第７パ
ターンが測定装置の比較判断動作を行うこと、 とする。

このため、各パターン間の動作制御がスムーズに出来て
、測定装置による測定・判断が確実に正確に行われる。

［発明の効果］ このようにして本発明によると、測定装置の動作最短周
期よりも繰り返し周期のはるかに短い高速クロックによ
り半導体装置を動作させ、その状態を従来の測定装置を
使用しても的確に判断することが出来る。

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、 第２図は第１図の動作波形図、 第３図は本発明の実施例としてクコツク中断用回路の具
体的構成を示す図、 第４図は従来の試験装置の構成を示す図、第５図は第４
図の動作波形図である。 １・・−半導体装置 ２・・・クロック発生器 ２−１・・・半導体装置動作用クロック２−２・・−・
テスタ同期用クロック ３・・−測定装置 ５・・・クロック中断用回路 ＄、イ４≦明σ）ノ碍呵丁１Ｃイ遣〆（レフ第１因 特許出願人　　　　富士通株式会社 代　理　人　　　弁理士　鈴木栄祐 漕カ（乍５Ｌ彰図 第２区

Claims (1)

1. 【特許請求の範囲】 動作用クロック（２−１）を半導体装置（１）に印加し
   、動作した半導体装置（１）の出力信号が印加された測
   定装置（３）により半導体装置を試験する装置において
   、 半導体装置（１）と同一チップ上に、前記動作用クロッ
   ク（２−１）の印加を中断するためのクロック中断用回
   路（５）を具備し、 前記測定装置（３）から前記クロック中断用回路（５）
   に動作制御信号を印加することにより、動作クロックが
   中断したとき保留された半導体装置田の出力を前記測定
   装置（３）により測定し、半導体装置（１）の状態を試
   験すること を特徴とする半導体装置の試験装置。