JPH0331939A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0331939A JPH0331939A JP1167436A JP16743689A JPH0331939A JP H0331939 A JPH0331939 A JP H0331939A JP 1167436 A JP1167436 A JP 1167436A JP 16743689 A JP16743689 A JP 16743689A JP H0331939 A JPH0331939 A JP H0331939A
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- Japan
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- output
- test
- shift register
- arithmetic unit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 238000012360 testing method Methods 0.000 claims abstract description 65
- 238000007493 shaping process Methods 0.000 claims description 7
- 238000005259 measurement Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、たとえば集積回路のテストを容易に行うた
めのものである。
めのものである。
第３図は例えば従来の集積回路のブロック図であう１図
において、（０は集積回路、 （２ａ） （２１））
はテストデータ出力用シフトレジスタ、 （２ｃ）は
テストデータ入力用シフトレジスタ、（３）は被テスト
演算器、α０は上記テストデータ出力用シフトレジスタ
（２ａ） （２ｂ）にテストデータを入力する外部端子
、α９は上記テストデータ入力用シフトレジスタ（２Ｃ
）からテスト結果データを出力する外部端子、α２は上
記テストデータ出力用シフトレジスタ （２ａ） （２
ｂ）、 テストデータ入力用シフトレジスタＩ （２
ｃ）をパラレルデータ出力、パラレルデータ入力動作状
態筐たはシリアルデータ入力、シリアルデータ出力動作
状態に切換える外部端子、αｊは上記テスト用シフトレ
ジスタ（２ａ） （２ｂ） （２ｃ）を駆動するクロッ
ク信号を供給する外部端子である。
において、（０は集積回路、 （２ａ） （２１））
はテストデータ出力用シフトレジスタ、 （２ｃ）は
テストデータ入力用シフトレジスタ、（３）は被テスト
演算器、α０は上記テストデータ出力用シフトレジスタ
（２ａ） （２ｂ）にテストデータを入力する外部端子
、α９は上記テストデータ入力用シフトレジスタ（２Ｃ
）からテスト結果データを出力する外部端子、α２は上
記テストデータ出力用シフトレジスタ （２ａ） （２
ｂ）、 テストデータ入力用シフトレジスタＩ （２
ｃ）をパラレルデータ出力、パラレルデータ入力動作状
態筐たはシリアルデータ入力、シリアルデータ出力動作
状態に切換える外部端子、αｊは上記テスト用シフトレ
ジスタ（２ａ） （２ｂ） （２ｃ）を駆動するクロッ
ク信号を供給する外部端子である。
従来の集積回路は上記のように構成され１例えば演算器
（３）をテストするためには、筐ずテスト用シフトレジ
スタ群を外部端子ａ３からシリアルデータ入力、シリア
ルデータ出力動作状態に切換えて行う。テストデータは
外部端子αＧからシリアルに入力され、テストデータ出
力用シフトレジスタ（２ａ） （２ｂ）に与えられる。
（３）をテストするためには、筐ずテスト用シフトレジ
スタ群を外部端子ａ３からシリアルデータ入力、シリア
ルデータ出力動作状態に切換えて行う。テストデータは
外部端子αＧからシリアルに入力され、テストデータ出
力用シフトレジスタ（２ａ） （２ｂ）に与えられる。
このテストデータ出力用シフトレジスタ（２ａ） （２
ｂ） に与えられたテストデータは、テスト用シフトレ
ジスタ群を外部端子α２からパラレルデータ出力、パラ
レルデータ入力動作状態にし演算器（３）に与えられる
。演算器（３）は、上記のテストデータに応じた動作を
行い。
ｂ） に与えられたテストデータは、テスト用シフトレ
ジスタ群を外部端子α２からパラレルデータ出力、パラ
レルデータ入力動作状態にし演算器（３）に与えられる
。演算器（３）は、上記のテストデータに応じた動作を
行い。
テストデータ入力用シフトレジスタ（２ｃ）に演算器（
３）の出力信号を保持する。次に、外部端子α２からテ
ストデータ入力用シフトレジスタ（２Ｃ）をシリアルデ
ータ入力、シリアルデータ出力動作状態に切換えて、テ
ストデータ入力用シフトレジスタ（２Ｃ）に保持された
演算器（３）の出力信号を外部端子αＤから出力する。
３）の出力信号を保持する。次に、外部端子α２からテ
ストデータ入力用シフトレジスタ（２Ｃ）をシリアルデ
ータ入力、シリアルデータ出力動作状態に切換えて、テ
ストデータ入力用シフトレジスタ（２Ｃ）に保持された
演算器（３）の出力信号を外部端子αＤから出力する。
この出力信号を演算器（３）の出力期待値と比較するこ
とにより、演算器（３）のテストを行う。上記のように
して、演算器（３）の機能が確認された後、演算器（３
）の遅延をテストするには上記と同様にして、テストデ
ータをテストデータ出力用シフトレジスタ（２ａ） （
２ｂ） に与え、演算器（３）に与える。そして演算
器（３）の出力信号をテストデータ入力用シフトレジス
タ（２Ｃ）に保持するタイミングを外部端子（１３より
与えるテスト用シフトレジスタ（２０）全駆動するクロ
ック信号を変化させて行う・外部端子αＤから演算器（
３）の出力信号を出力し、この出力信号を演算器（３）
の出力期待値と比較する。演算器＋３１の出力信号と出
力期待値が不一致となるタイミングが、この演算器（３
）の遅延時間となる。
とにより、演算器（３）のテストを行う。上記のように
して、演算器（３）の機能が確認された後、演算器（３
）の遅延をテストするには上記と同様にして、テストデ
ータをテストデータ出力用シフトレジスタ（２ａ） （
２ｂ） に与え、演算器（３）に与える。そして演算
器（３）の出力信号をテストデータ入力用シフトレジス
タ（２Ｃ）に保持するタイミングを外部端子（１３より
与えるテスト用シフトレジスタ（２０）全駆動するクロ
ック信号を変化させて行う・外部端子αＤから演算器（
３）の出力信号を出力し、この出力信号を演算器（３）
の出力期待値と比較する。演算器＋３１の出力信号と出
力期待値が不一致となるタイミングが、この演算器（３
）の遅延時間となる。
従来の集積回路は以上の様に構成されているので、演算
器（３）の遅延をテストする場合でも演算器（３）の出
力値を出力期待値と比較する必要がある為。
器（３）の遅延をテストする場合でも演算器（３）の出
力値を出力期待値と比較する必要がある為。
出力期待値を作成する必要水あり、 ｔた。外部で比較
しなければならない為、出力結果を保存する必要がある
。ざらに、クロック信号を徐々に変化させながら繰シ返
しテストを行う必要があシ、テストの検証が複雑である
という課題があった〇この発明は、上記のような課題を
解決する為になされたもので、集積回路の演算器の遅延
をテストする場合のテスト用出力期待値の作成と出力期
待値との比較を不用にし、集積回路にかける演算器の遅
延のテストを簡単化することを目的とする。
しなければならない為、出力結果を保存する必要がある
。ざらに、クロック信号を徐々に変化させながら繰シ返
しテストを行う必要があシ、テストの検証が複雑である
という課題があった〇この発明は、上記のような課題を
解決する為になされたもので、集積回路の演算器の遅延
をテストする場合のテスト用出力期待値の作成と出力期
待値との比較を不用にし、集積回路にかける演算器の遅
延のテストを簡単化することを目的とする。
この発明に係る集積回路は、演算器の出力を演算器の入
力に帰還し、演算器の遅延による発振器を構成し、この
発振器から出力されるパルスヲー定時間測定するカウン
タと、パルスカウント数の任意の最小値を保持するレジ
スタと、上記カウンタの出力と上記レジスタの出力とを
比較する比較器とを備えて、集積回路のテストカ；でき
るａ戒にしたものである。
力に帰還し、演算器の遅延による発振器を構成し、この
発振器から出力されるパルスヲー定時間測定するカウン
タと、パルスカウント数の任意の最小値を保持するレジ
スタと、上記カウンタの出力と上記レジスタの出力とを
比較する比較器とを備えて、集積回路のテストカ；でき
るａ戒にしたものである。
この発明にｂいては、集積回路の内部で遅延を測定して
、測定結果を期待値と比較することにより、テスト用出
力期待値の作成とテスト時に外部端子から入力するクロ
ック信号を変化させることを不用にし、集積回路の演算
器の遅延のテストを簡単に行うことが可能となる。
、測定結果を期待値と比較することにより、テスト用出
力期待値の作成とテスト時に外部端子から入力するクロ
ック信号を変化させることを不用にし、集積回路の演算
器の遅延のテストを簡単に行うことが可能となる。
第１図は、この発明の一実施例を示す図であシ。
（Ｉｌ、 （２ａ）、 （２に＋）、 （２ｃ）、＋
３＋、 Ｑ［ｌ、αＤ、α３．（１３は上記従来装置と
全く同一のものである。＜４Ｆｉ、 シフトレジスタ（
２ｂ）の出力か演算器（３）の出力のどちらかを選択し
、演算器（３）にデータを入力するヤレクタ、（５）は
、演算器（３）の出力を入力し、波形をパルスに整形し
演算器の出力信号のうちの１つを選択し出力する波形整
形回路、（６）は上記波形整形回路（５）から出力され
るパルス信号を入力し、このパルス信号を一定時間測定
するカウンタ、（７）はパルスカウント数の任意の最小
値を保持するレジスタｊ（８）は上記パルス信号を一定
時間測定するカウンタ（６）の出力と上記パルスカウン
ト数の任意の最小値を保持するレジスタ（７）の出力と
を比較する比較器、Ｃ９１は比較器（８）の結果を出力
する外部端子である。
３＋、 Ｑ［ｌ、αＤ、α３．（１３は上記従来装置と
全く同一のものである。＜４Ｆｉ、 シフトレジスタ（
２ｂ）の出力か演算器（３）の出力のどちらかを選択し
、演算器（３）にデータを入力するヤレクタ、（５）は
、演算器（３）の出力を入力し、波形をパルスに整形し
演算器の出力信号のうちの１つを選択し出力する波形整
形回路、（６）は上記波形整形回路（５）から出力され
るパルス信号を入力し、このパルス信号を一定時間測定
するカウンタ、（７）はパルスカウント数の任意の最小
値を保持するレジスタｊ（８）は上記パルス信号を一定
時間測定するカウンタ（６）の出力と上記パルスカウン
ト数の任意の最小値を保持するレジスタ（７）の出力と
を比較する比較器、Ｃ９１は比較器（８）の結果を出力
する外部端子である。
上記のように構成された集積回路において、演算器（３
）の機能をテストするには、上記従来の技術と同様に行
う。次に、演算器（３）の遅延をテストするには、外部
端子αＯよりテストデータをシフトレジスタ（２ａ）、
（２ｂ）に４え、シフトレジスタ（２ａ）、 （２
ｂ）から演算器（３）に与える。演算器（３）はある遅
延の後、テストデータに応じた出力を発生する。次にセ
レクタ（４）を演算器（３）の出力を選択するようにし
演算器（３）にシいて帰還ループを構成すると同時に。
）の機能をテストするには、上記従来の技術と同様に行
う。次に、演算器（３）の遅延をテストするには、外部
端子αＯよりテストデータをシフトレジスタ（２ａ）、
（２ｂ）に４え、シフトレジスタ（２ａ）、 （２
ｂ）から演算器（３）に与える。演算器（３）はある遅
延の後、テストデータに応じた出力を発生する。次にセ
レクタ（４）を演算器（３）の出力を選択するようにし
演算器（３）にシいて帰還ループを構成すると同時に。
カウンタ（６）を動作状態にする。この時波形整形回路
（５）の入力には、演算器（３）の遅延と帰還ループに
よう発振した信号が入力される。
（５）の入力には、演算器（３）の遅延と帰還ループに
よう発振した信号が入力される。
さて、波形整形回路（５）に入力された発振した信号は
、パルス信号に波形が整形され、カウンタ（６）に入力
される。カウンタ（６）は動作状態であるので。
、パルス信号に波形が整形され、カウンタ（６）に入力
される。カウンタ（６）は動作状態であるので。
入力された上記パルス信号を一定時間カウントし。
そのパルスカウント数を保持する。演算器（３）の遅延
が短すほど一定時間にカウントされるパルスカウント数
は多く汝る。パルスカウント数の任意の最小値を保持す
るレジスタ（７１には、必要とする演算器（３）の遅延
時間の境界値をパルスカウント数として保持してかく。
が短すほど一定時間にカウントされるパルスカウント数
は多く汝る。パルスカウント数の任意の最小値を保持す
るレジスタ（７１には、必要とする演算器（３）の遅延
時間の境界値をパルスカウント数として保持してかく。
そして、上記パルス信号を一定時間測定したカウンタ（
６）の出力と上記演算器（３）の遅延時間の境界値をパ
ルスカウント数として保持しているレジスタ（７１の出
力とを比較器（８）で比較し、カウンタ（６）の出力が
レジスタ（７）の値よりも大きい場合は、外部端子（９
１より結果を出力する０これによう、演算器（３）の遅
延のテストが可能となる。
６）の出力と上記演算器（３）の遅延時間の境界値をパ
ルスカウント数として保持しているレジスタ（７１の出
力とを比較器（８）で比較し、カウンタ（６）の出力が
レジスタ（７）の値よりも大きい場合は、外部端子（９
１より結果を出力する０これによう、演算器（３）の遅
延のテストが可能となる。
ところで、上記説明では演算器の遅延のテストをする場
合につｂて述べたが、演算器に限らずあらゆる組合せ回
路に）ｈて上記の構成を持たせることで遅延のテストが
でき、また、順序回路に）いても順序回路に含１れるラ
ッチを遅延のテスト時にデータスルー状態に設定するこ
とで、遅延のテストカヨでき上記実施例と同様の効果を
奏する。
合につｂて述べたが、演算器に限らずあらゆる組合せ回
路に）ｈて上記の構成を持たせることで遅延のテストが
でき、また、順序回路に）いても順序回路に含１れるラ
ッチを遅延のテスト時にデータスルー状態に設定するこ
とで、遅延のテストカヨでき上記実施例と同様の効果を
奏する。
第２図は、この実施例の主な部分の波形を示す図である
。
。
この発明は１以上説明したとカシ、演算器の出力を帰還
させ、カウンタによう演算器の遅延を測定できる構成と
し、！た。遅延の境界値を判定するレジスタと比較器を
備えた簡単な構成によう。
させ、カウンタによう演算器の遅延を測定できる構成と
し、！た。遅延の境界値を判定するレジスタと比較器を
備えた簡単な構成によう。
集積回路の遅延のテストを行う場合のテストデータの作
成を不用にし、集請回路の遅延のテストが簡単化され、
さらに、集積回路テスタの制約を受けることなく集積回
路の遅延のテストが行え、集積回路にかけるクリティカ
ルバスが検出できる効果がある。
成を不用にし、集請回路の遅延のテストが簡単化され、
さらに、集積回路テスタの制約を受けることなく集積回
路の遅延のテストが行え、集積回路にかけるクリティカ
ルバスが検出できる効果がある。
第１図は、この発明の実施例を示す図、第２図はこの発
明の実施例の主な部分の波形を示す図。 第３図は従来の集積回路を説明するための図であるＯ 図にしいて、（１）は集積回路、（２）はシフトレジス
タ、（３）は演算器、（４）はセレクタ、（５）は波形
整形回路、Ｃ６）はカウンタ、 １７１はレジスタ、
（８）は比較器。 （９）、αα、α１１．α３．（１３は外部端子である
。 なか１図中、同一符号は同一または相当部分を示す０
明の実施例の主な部分の波形を示す図。 第３図は従来の集積回路を説明するための図であるＯ 図にしいて、（１）は集積回路、（２）はシフトレジス
タ、（３）は演算器、（４）はセレクタ、（５）は波形
整形回路、Ｃ６）はカウンタ、 １７１はレジスタ、
（８）は比較器。 （９）、αα、α１１．α３．（１３は外部端子である
。 なか１図中、同一符号は同一または相当部分を示す０
Claims (1)
- 所要の演算器にデータをパラレル出力し、さらにデータ
をシリアルに入力、出力する複数のテストデータ出力用
シフトレジスタと、上記演算器よりデータをパラレル入
力し、さらにデータをシリアルに入力、出力するテスト
データ入力用シフトレジスタと、上記テスト用シフトレ
ジスタを駆動するクロック信号を供給する外部端子と、
上記テスト用シフトレジスタ群をパラレルデータ入力動
作状態またはシリアルデータ入力、シリアルデータ出力
動作状態に切換える外部端子と、上記テスト用シフトレ
ジスタ群の各々においてテスト用シフトレジスタのシリ
アルデータの出力端子から隣接するテスト用シフトレジ
スタのシリアルデータ入力端子へデータを供給する経路
と、上記テスト用シフトレジスタと上記経路とにより形
成されるシフトパスと、前記演算器の入力において、前
記テストデータ出力用シフトレジスタまたは、上記演算
器の出力信号を入力して１つの出力データを選択し出力
するセレクタと、上記演算器の出力を入力しパルスクロ
ックを出力する波形整形回路と、上記波形整形回路の出
力を入力し動作するカウンタと、上記演算器の遅延時間
の境界値をパルスカウント数で保持するレジスタと、上
記カウンタの出力と上記レジスタの出力の値を比較し、
上記カウンタの出力の値の方が大きいとき所定の信号を
出力する比較器とを備えたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167436A JPH0331939A (ja) | 1989-06-29 | 1989-06-29 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167436A JPH0331939A (ja) | 1989-06-29 | 1989-06-29 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0331939A true JPH0331939A (ja) | 1991-02-12 |
Family
ID=15849674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167436A Pending JPH0331939A (ja) | 1989-06-29 | 1989-06-29 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0331939A (ja) |
-
1989
- 1989-06-29 JP JP1167436A patent/JPH0331939A/ja active Pending
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