JPS6338184A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、さらに具体的
にはスキャンバスを用いた半導体集積回路装置のテスト
回路に関するものである。

〔従来の技術〕

微細加工技術の進歩により、半導体集積回路の集積度は
飛躍的に向上し、今後もさらに増大する傾向にある。こ
のような集積度（ゲート数）の増大とともに、半導体集
積回路装置の試験の難易度は指数関数的に増大する。こ
こで、ある装置のテスト容易度は、各端子の故障を観測
する容易さく可観測性）と、各端子を所望の論理値に設
定する容易さく可制御性）の２点から決定され、一般に
大規模な論理回路用の奥深い端子は可観測性、可制御性
とも悪くなる。

半導体集積回路装置のテスト方式としてスキャンテスト
方式があるが、このスキャンテスト方式は、シフトレジ
スタ機能を有するレジスタ回路を論理回路網の適当な個
所に挿入し、これらのレジスタ回路を１本のシフトレジ
スタパスでつなぎ、テスト動作時にはチップ外部からテ
ストパターンをシリアル入力して各レジスタに所定のデ
ータを設定し、これらのレジスタのデータ出力端子に接
続されている論理回路に所望の論理信号を印加して動作
させ、その結果をこれらレジスタのパラレル入力端子よ
り該レジスタ内にパラレルに取り込み、その後それらを
シリアルにチップ外部へ出力して観測することによって
、大規模な論理回路網の奥深い端子の可観測性、可制御
性を向上しようとするものである。

レベルセンシティブな同期回路に関するスキャンテスト
方式の基本的なアイデアは特開昭５２．．２３６）４号
公報に示されている。

ここでは、対象とする回路を非同期な順序回路も含める
ので、従来例として特開昭５６−７４６６８号公報を参
考に説明する。

第３図に非同期式順序回路を対象とした従来のスキャン
パス方式のテスト回路例を示す。図に６いて、３５はＮ
ＪＩみ合わせ回路のブロック、３６゜３７は順序回路を
含む非同期回路ブロック、８〜１６は各回路ブロック間
に設けられたスキャンレジスタ、２６〜３４は対応する
回路ブロックの出力とスキャンレジスタの出力のいずれ
かを選択して出力するデータセレクタである。上記スキ
ャンレジスタのデータ入力端子り及びデータセレクタの
データ入力端子りには各回路ブロックの出力信号が直接
接続され、またデータセレクタのテストデータ入力端子
ＴＤには、対応するスキャンレジスタの出力端子Ｑが接
続されている。

また、１はテストモード選択端子であり、該端子１はス
キャンレジスタとデータセレクタの各モード選択端子Ｍ
Ｓに接続されている。２はスキャンイン端子、３８はス
キャンアウト端子である。

スキャンイン端子２はスキャンレジスタ８のスキャンイ
ン端子ＳＩに接続され、スキャンレジスタ８の出力端子
Ｑはスキャンレジスタ９のスキャンイン端子Ｓ■に接続
されてオタリ、このように各スキャンレジスタの出力端
子Ｑは次のスキャンレジスタのスキャンイン端子Ｓｌに
順次接続され、結果として、スキャンイン端子２とスキ
ャンアウト端子３８の間でシフトレジスタパスが形成さ
れている。３〜５は通常のデータ入力端子、６東スキヤ
ンクロフタ入力端子であり、該端子６はスキャンレジス
タのクロック入力端子Ｔに接続されている。

第４図は上記スキャンレジスタの一例であり、ＭＳはモ
ード選択端子、Ｄはデータ入力端子、ＳＩはスキャンイ
ン端子、Ｔはクロック入力端子である。また５１はイン
バータゲート、５２．５３は２入力ＡＮＤゲート、５４
は２入力ＯＲゲート、５５はエツジトリガ方式Ｄタイプ
フリップフロップ（以下Ｄ−ＦＦと記す）、Ｑはデータ
出力端子である。

第５図は上記第３図に示したデータセレクタの一例であ
り、ＭＳはモード選択端子、ＴＤはテストデータ入力端
子、Ｄはデータ入力端子、６０はインバータゲート、６
）．６２は２入力ＡＮＤゲート、６３は２入力ＯＲゲー
ト、Ｙは出力端子である。

次に動作について説明する。

まず通常動作時について説明すると、この場合はテスト
モード選択端子１　　（ＭＳ）に“Ｈ”が印加され、ス
キャンクロック端子６　（ＴＳ又はＴ）は“Ｌ”に固定
される。結果として、各データセレクタを通じて、対応
する各回路ブロック間の入出力端子が直結されることと
なる。

これを第５図について説明すると、データセレクタはモ
ード選択端子ＭＳに“Ｈ′が与えられると、データ入力
端子りからのデータをＡＮＤゲート６２及びＯＲゲート
６３を介して出力端子Ｙに出力する。回路ブロックの出
力はこのデータセレクタのデータ入力端子りに直接接続
されているので、対応する各回路ブロック間の入出力端
子が直結されることとなる。

一方テスト動作時には、次のようにスキャンモードとテ
ストモードを順次繰り返して実行し、各回路ブロックの
テストを実施する。

■　スキャンモード （ａ）　　テストモード選択端子１に“Ｈ”を印加して
スキャンモードとする。これによりスキャンレジスタで
はスキャンイン端子Ｓｌからの入力データが選択され、
データセレクタではデータ入力端子りからの入力データ
が有効になる。

（ｂ）　　さらにスキャンイン端子２から各スキャンレ
ジスタに設定するテストデータを、スキャンクロック端
子６に印加するクロックに同期させて順次スキャンイン
させる。

（Ｃ１これと同時に、スキャンアウト端子３８からは前
回のテスト時に取り込んだ各回路ブロックの出力データ
を順次スキャンアウトさせる。

この動作を第４図及び第５図について説明すると、まず
スキャンレジスタにおいては、モード選択端子ＭＳに“
Ｈ″が与えられると、スキャンイン端子ｓｒからのデー
タがＡＮＤゲート５３．ＯＲゲート５４を介して、クロ
ック端子Ｔに印加されるクロックに同期してＤ−ＦＦ５
５に保持され、またこれと同時に保持されていたデータ
が出力端子Ｑから出力される。なおこのときデータセレ
クタのモード選択端子ＭＳにも“Ｈ″が与えられており
、従ってその出力端子Ｙにはデータ入力端子りからのデ
ータが出力される。

■　テストモード （ａ）　　所望のデータを各スキャンレジスタに設定し
終わったら、テストモード選択端子１に“Ｌ″を印加し
てテストモードとする。

（ｂ）　　これによりスキャンレジスタの出力データが
データセレクタのテストデータ入力端子ＴＤを経由して
各回路ブロックに印加される。

ＴＯ）　　同時にデータ入力端子３〜５に所望のテスト
データを印加する。

（ｄｌ　　次に回路ブロックの動作が完了した時点でス
キャンクロツタ入力端子６にクロックを１つ印加する。

これにより各回路ブロックの出力信号が、対応するスキ
ャンレジスタのデータ入力端子りを通じてスキャンレジ
スタ内のＤ−ＦＦに保持される。

これらの動作を第４図及び第５図について説明すると、
まずスキャンレジスタではモード選択端子ＭＳに“Ｌ”
が与えられると、データ入力端子ＤからのデータがＡＮ
Ｄゲート５２．ＯＲゲート５４を介して、クロック入力
端子Ｔに印加されるクロックに同期してＤ−ＦＦ５５に
保持される。

またこのときデータセレクタのモード選択端子ＭＳにも
“Ｌ”が与えられるので、その出力端子Ｙにはテストデ
ータ入力端子ＴＤからのデータがＡＮＤゲート６）．Ｏ
Ｒゲート６３を介して出力される。

このようにして各回路ブロック３５〜３７のテストを実
行できるが、この回路では、スキャンの動作中において
はデータセレクタが各回路ブロックの出力データを選択
しており、これによりスキャン動作中にスキャンレジス
タの出力値が順次変わっても順序回路を含む回路ブロッ
ク３６の状態が変化しないようにしている。従ってこの
例のように、スキャンパスに囲まれた回路ブロックが非
同期の順序回路であってもスキャンテストが可能となっ
ている。

〔発明が解決しようとする問題点〕

従来のＷＷは以上のように構成されているので、非同期
順序回路を含むブロックについてもスキャンテストをす
ることができる。しかし、−ａにはテストモードからス
キャンモードへ切り換わる時に、順序回路に与えられる
データがシリアルインされた信号値から、隣接する回路
ブロックの出力信号値に変化してしまう。このため、対
象とする非同期順序回路の状態が変化しないように入力
を設定することが困難で、多くの場合スキャンテストを
有効に実施することができないという問題があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、非同期順序回路を含む回路ブロックを含め
て容易にスキャンテスト可能な半導体集積回路装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路装置は、被テスト回路ブ
ロックの間に、 通常動作時は入出力端子間をスルー状態にして入力デー
タをそのまま出力し、テスト動作時は入力データを保持
、出力するスキャンレジスタと、このスキャンレジスタ
の出力端子に接続され通常動作時及びテスト動作時のテ
ストモードにおいては上記スキャンレジスタの出力デー
タを、テスト動作時のスキャンモードにおいては所定の
固定値を出力するゲート回路とを設け、テストデータの
出力をゲート制御入力によりコントロールできるように
したものである。

〔作用〕

この発明においては、スキャンレジスタの出力に挿入さ
れたゲート回路により、被テスト回路ブロックに対し、
他の回路ブロックの出力に関係なくスキャン時には所定
の固定値を、テスト時には所望のタイミングでテストデ
ータを印加することが可能となり、テスト動作時のモー
ド切り換えに際して被テスト回路ブロックに与えられる
データが変更されるのが防止される。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図において、第３図と同一符号は同−又は相当部分
を示し、３５〜３７は被テスト回路ブロックであり、こ
れらの接続部分に本発明の一実施例によるテスト回路が
組み込まれている。７０．７２はスキャンレジスタと回
路ブロック間に設けられたＡＮＤゲート、７１，７３．
７４は同様にスキャンレジスタと回路ブロック間に設け
られたＯＲゲートである。また、８０，９０．９１はゲ
ート制御入力端子、３６ａ〜３６ｃ、３７ａ〜３７Ｃは
被テスト回路ブロックの入力である。ここで本実施例に
おける回路ブロック３６．３７において、その入力３６
ａ、３７ｂはアクティブＨの入力、入力３６ｂ、３７ｃ
はアクティブＬの入力であり、また入力３６ｃ、３７ａ
は他の入力に非アクテイブ状態の信号が入力されていれ
ば、該入力３６ｃ、３７ａへの信号が変化しても被テス
ト回路ブロックの状態を変化させない入力となっている
。また７は通常動作とテスト動作を切り換えるためのノ
ーマルモード入力端子である。

また本実施例におけるスキャンレジスタ８２〜１６ａは
従来と異なり、第６図に示すように構成されている。即
ち第６図において、５６はインバ−タゲート、５７．５
８はＡＮＤゲート、５９はＯＲゲートであり、他の構成
は第４図に示すものと同様である。このように構成され
たスキャンレジスタは、ノーマルモード信号ＮＭが′Ｈ
”であれば入力端子りからの入力データをそのまま出力
端子Ｑへ伝播し、逆に“Ｌ”であれば第４図の従来のレ
ジスタと同機能となるものである。

次に動作について説明する。

まず通常動作時について説明する６通常動作時にはノー
マルモード入カフをＨ”、ＡＮＤゲートに接続されてい
る制御入力８０を“Ｈ”、ＯＲゲートに接続されている
制御入力９０．９１を“Ｌ”にしておく。これにより、
全てのスキャンレジスタは０入力からＱ出力まで信号が
そのまま伝播するとともに、ゲート７０〜７４は入力が
そのまま出力まで伝播する。このため回路ブロック間の
データはテスト回路に影響されずにそのまま伝播でき、
所望の通常動作を行うことができる。

次にテスト動作、即ちノーマルモード入カフを“Ｌ”に
した場合について述べる。この場合において、テストモ
ード選択端子１の信号によってスキャンモードとテスト
モードの切り換えを行い、この２つのモードを繰り返す
ことによって披テスト回路ブロックのテストを行う。

次にこの２つのモードについて説明する。

■　スキャンモード テストモード選択端子１をＨ″にすることによりスキャ
ンモードとなる。このモードではスキャンクロック入力
端子６にクロックを与えることにより、スキャンパスを
構成するスキャンレジスタにテストデータをスキャンイ
ン１スキヤンアウトすることができる。

この動作の例を第２図に示す。同図において、入力１を
“Ｈ”にした場合がスキャンモードである。本実施例で
はスキャン動作時にスキャンレジスタの出力端子Ｑにス
キャンデータが出力されるため、このデータに応じた信
号の変化が起こる。

第２図では信号変化を示すため、７０ａ〜７３ａはスキ
ャン中は不定値をとり、またスキャンクロックに同期し
て変化しうろことを示している。

しかし、スキャンモードにおいてゲート制御入力８０，
９０．９１をそれぞれ′Ｌ”、“Ｈ”。

“Ｈ”にしておけば、各ゲート７０〜７４によりスキャ
ンレジスタの出力変化は次段の被テスト回路ブロックの
入力には伝達されず、所定の値に固定される。即ち、被
テスト回路ブロックの入力３６ａ、３６ｂ、３７ｂ、３
７ｃはそれぞれ“Ｌ″。

“Ｈ”、“Ｌ”、“Ｈ″に固定され、この値は各入力に
対して非アクテイブ値であるから回路ブロックを保持状
態に保つことができる。なお、前述のように入力３６ｃ
、３７ａは、他の入力に非アクテイブ値が入力されてい
るかぎり入力されるデータの値にかかわらず被テスト回
路ブロックの状態を保持するような入力であり、上記の
ように入力３６ａ等に非アクテイブ値が入力されている
ので、回路ブロックを保持状態に保つことができる。

■　テストモード テストモード時はテストモード選択端子１を“Ｌ”にす
る。このモードでは、スキャンレジスタの内容を被テス
ト回路ブロックに入力し、その後被テスト回路ブロック
の出力をスキャンレジスタに取り込む動作を行う。

この動作の例を第２図に示す。同図において、入力１を
“Ｌ”にした場合がテストモードである。

この場合は、ゲート制御入力８０を“Ｈ”、９０゜９１
を“Ｌ“にすることにより、スキャンレジスタ内のテス
トデータを各ゲート回路を介して、また直接に被テスト
回路ブロックに入力することができる。第２図に示すよ
うに、テストモードではＡＮＤゲート７０はスキャンレ
ジスタ８ａから“Ｈ”を入力されているので、制御入力
８０に“Ｈ。

パルス８０ｐが与えられると該パルス８０ｐと同じ波形
の“Ｈ”パルス３６ａｐを出力する。また同様にＯＲゲ
ート７１は、その−古入力７１ａ　（スキャンレジスタ
９ａの出力）に“Ｌ”が入力されているため、制御入力
９０に“Ｌ″パルス９０ｐ与えられると、該パルス９０
ｐと同じ波形の“Ｌ”パルス３６ｂｐを出力する。一方
ＡＮＤゲート７２及びＯＲゲート７３には、第２図に示
すように、スキャンレジスタからそれぞれ“Ｌ”。

“Ｈ″が与えられているためスキャンモード時と同一と
なり、ゲート制御入力にそれぞれパルス８０ｐ、９０ｐ
のような信号を入力しても上記のようなパルス波形が出
力される訳ではない。

このようにして被テスト回路ブロックにテストデータを
与えて、出力されるテスト結果を、クロック入力端子６
にパルス６ｐを与えてスキャンレジスタに取り込み、１
周期分のテストを行う。

以上のような構成では、ゲート回路を通じて出力される
テストデータは、スキャンレジスタの値によって出力値
が決定され、ゲート制御入力によってタイミングが決定
されていると解釈できる。

このため同一タイミングでテストパルスを発生するゲー
ト回路７０と７２あるいは７３と７４は、ゲート制御端
子を共通に接続できる。

このような本実施例では、スキャンレジスタの出力にＡ
ＮＤ又はＯＲゲートを接続したので、その制御入力をコ
ントロールすることによりスキャンモードにおいて被テ
スト回路の動作を止めることができ、しかも任意のタイ
ミングの“Ｈ”または“Ｌ”のテストパルスデータを被
テスト回路に印加することができる。また各回路ブロッ
クのテストデータはスキャンデータだけから与えられる
ため、他の回路ブロックに影響されずにテストデータを
生成でき、容易にスキャンテストを実施できる なお、上記実施例ではスキャンレジスタを第６図に示す
構成としたが、このスキャンレジスタの構成はこれに限
定されるものではな（、例えば第８図に示す構成として
もよい。

第８図において、第６図と同一符号は同一部分を示し、
１５１，１５２はＥ入力を“Ｈ”にすれば、入力りから
出力Ｑヘデータがそのまま伝播し、Ｅ入力が“Ｌ”にな
ればＤ入力をラッチし、出力Ｑに保持データを出力する
ラッチである。

このスキャンレジスタを使ったテスト方法を説明すると
、まず通常動作時は、端子ＭＳを“Ｌ”。

端子Ｔ１．Ｔ２を“Ｈ”にする。スキャンモードでは端
子ＭＳに“Ｈ”を、端子Ｔｌ、Ｔ２に２相クロツクを印
加し、テストモードでは端子ＭＳに“Ｌ”を、端子Ｔｌ
にテスト結果のストローブパルスを印加し、端子Ｔ２に
“Ｌ”を印加する。なお、ゲート制御信号は前記で示し
た通りにする。

ここで以上の説明から明らかなように、本発明のスキャ
ンレジスタは以下の機能を持っていればよいことになる
。

■　データ入力をそのまま伝播する通常動作機能 ■　スキャンイン端子からスキャンアウト端子までスキ
ャンレジスタを直列接続してスキャンパスを構成し、デ
ータをスキャン動作させるスキャン機能。この場合スキ
ャンレジスタの出力は変化してもしなくてもよい。

■　スキャンインされたデータを保持し、出力端子に保
持データを出力する機能 ■　■の機能と同時に被テスト回路ブロックからの出力
を取り込む機能 なお、本発明の基本原理を従来回路に通用して第７図に
示すような回路装置を構成できる。即ちこの第７図は、
従来例のテスト回路の出力側にゲート回路を加えたもの
である。

この第７図で示す回路の動作について説明すると、まず
通常動作時は、モード選択端子１．制御入力８０を“Ｈ
ｓ、制御入力９０．９１を“Ｌ”とし、スキャンモード
では選択端子１．制御入力９０．９１をＨ″、制御入力
８０を“Ｌ′とし、テストモードでは選択端子１を“Ｌ
”、制御入力８０．９０．９１にそれぞれ所望タイミン
グの“Ｈ１パルス　ＩＩ　Ｌ　ｓパルスを印加スる。

このような構成になる回路装置においても、上記実施例
と同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、被テスト回路ブロッ
クの間のスキャンレジスタの出力端子に、通常動作時及
びテスト動作時のテストモードにおいては上記スキャン
レジスタの出力データを、テスト動作時のスキャンモー
ドにおいては所定の固定値を出力するゲート回路を設け
、テストデータの出力をゲート制御入力によりコントロ
ールできるようにしたので、スキャン動作時に被テスト
凹路の動作を止めることができ、しかも任意のタイミン
グのテストパルスデータを被テスト回路に印加すること
ができる。また各回路ブロックのテストデータはスキャ
ンデータだけから与えられるため、他の回路ブロックに
影響されずにテストデータを生成でき、容易にスキャン
テストが実施できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
の回路図、第２図は該装置におけるテスト動作を説明す
るためのタイミング図、第３図は従来の半導体集積回路
装置を示す図、第４図は第３図に示した装置のスキャン
レジスタ回路の一具体例を示す図、第５図は第３図に示
した装置の選択回路の一興体例を示す図、第６図は第１
図の装置におけるスキャンレジスタ回路の一構成例を示
す図、第７図は本発明の基本原理を適用して構成された
半導体集積回路装置の構成図、第８図は第１図の装置に
おけるスキャンレジスタ回路の他の一構成例を示す図で
ある。 １・・・テストモード選択端子、２・・・スキャンイン
端子、６・・・スキャンクロツタ入力端子、７・・・ノ
ーマルモード入力端子、８ａ〜１６ａ・・・スキャンレ
ジスタ、３５・・・組み合わせ回路のブロック、３６．
３７・・・順序回路を含む非同期回路ブロック、３８・
・・スキャンアウト端子、７０．７２・・・２入力ＡＮ
Ｄ回路、７１゜７３．７４・・・２入力ＯＲ回路、８０
，９０．９１・・・ゲート制御入力。 なお図中同一符号は同−又は相当部分を示す。

Claims (6)

【特許請求の範囲】
1. （１）少なくともそのうちの１つは順序回路を含む複数
   個の回路ブロック間でデータ伝送を行うとともに、上記
   各回路ブロックをスキャンテスト方式でテスト可能とし
   た半導体集積回路装置であって、 上記複数個の回路ブロック間の各々に、伝播されるデー
   タのビット数に対応して設けられ、通常動作時は前段回
   路ブロックの出力データをそのまま出力し、 テスト動作時は前段回路ブロックの出力データ又はスキ
   ャンテスト用のテストデータを外部クロックに同期して
   保持、出力し、 全体で１つのシフトレジスタ機能を有するよう各回路相
   互間がシフトレジスタパスで接続されてなる複数のスキ
   ャンレジスタと、 その一方の入力端子が所定の上記スキャンレジスタの出
   力端子に、その出力端子が所定の回路ブロックの所定の
   入力端子に接続して設けられ、通常動作時及びテスト動
   作時のテストモードにおいては対応するスキャンレジス
   タの出力データをそのまま次段の回路ブロックに出力し
   、 テスト動作時のスキャンモードにおいては所定の値に固
   定されたデータを次段の回路ブロックに出力するゲート
   回路と、 上記スキャンレジスタの各々に装置外部からテスト用の
   シリアルデータを設定するためのテストデータ設定手段
   と、 上記各スキャンレジスタのデータをシリアルデータとし
   て装置外部へ順次出力するためのテスト結果出力手段と
   、 通常動作とテスト動作の切り換え、スキャンモードとテ
   ストモードの切り換えを行う動作切り換え手段とを備え
   たことを特徴とする半導体集積回路装置。
2. （２）上記ゲート回路は２入力ＡＮＤ回路であり、上記
   回路ブロックに入力される固定データ値は“Ｌ”レベル
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。
3. （３）上記２入力ＡＮＤ回路は複数個設けられており、
   そのうちの少なくとも２個のＡＮＤ回路の制御入力端子
   は共通に接続されていることを特徴とする特許請求の範
   囲第２項記載の半導体集積回路装置。
4. （４）上記ゲート回路は２入力ＯＲ回路であり、上記回
   路ブロックに入力される固定データ値は“Ｈ”レベルで
   あることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。
5. （５）上記２入力ＯＲ回路は複数個設けられており、そ
   のうちの少なくとも２個のＯＲ回路の制御入力端子は共
   通に接続されていることを特徴とする特許請求の範囲第
   ４項記載の半導体集積回路装置。
6. （６）上記複数のゲート回路からなるゲート回路群は２
   入力ＡＮＤ回路及び２入力ＯＲ回路をそれぞれ１個以上
   含むものであることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。