JPS6338179A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、さらに具体的
にはスキャンバスを用いた半導体集積回路装置のテスト
回路に関するものである。

〔従来の技術〕

微細加工技術の進歩により、半導体集積回路の＼　集積
度は飛躍的に向上し、今後もさらに増大する傾向にある
。このような集積度（ゲート数）の増大とともに、半導
体集積回路装置の試験の難易度は指数関数的に増大する
。ここで、ある装置のテスト容易度は、各端子の故障を
観測する容易さく可観測性）と、各端子を所望の論理値
に設定する容易さく可制御性）の２点から決定され、一
般に大規模な論理回路網の奥深い端子は可観測性、可制
御性とも悪くなる。

半導体集積回路装置のテスト方式としてスキャンテスト
方式があるが、このスキャンテスト方式は、シフトレジ
スタ機能を有するレジスタ回路を論理回路網の適当な個
所に挿入し、これらのレジスタ回路を１本のシフトレジ
スタパスでつなぎ、テスト動作時にはチップ外部からテ
ストパターンをシリアル入力して各レジスタに所定のデ
ータを設定し、これらのレジスタのデータ出力端子に接
続されている論理回路に所望の論理信号を印加して動作
させ、その結果をこれらレジスタのパラレル入力端子よ
り該レジスタ内にパラレルに取り込み、その後それらを
シリアルにチップ外部へ出力して観測することによって
、大規模な論理回路網の奥深い端子の可観測性、可制御
性を向上しようとするものである。

レベルセンシティブな同期回路に関するスキャンテスト
方式の基本的なアイデアは特開昭５２−２８６１４号公
報に示されている。

ここでは、対象とする回路を非同期な順序回路も含める
ので、従来例として特開昭５６−７４６６８号公報を参
考に説明する。

第３図に非同期式順序回路を対象とした従来のスキャン
バス方式のテスト回路例を示す。図において、３５は組
み合わせ回路のブロック、３６゜３７は順序回路を含む
非同期回路ブロック、８〜１６は各回路ブロック間に設
けられたスキャンレジスタ、２６〜３４は対応する回路
ブロックの出力とスキャンレジスタの出力のいずれかを
選択し出力するデータセレクタである。上記スキャンレ
ジスタのデータ入力端子り及びデータセレクタのデータ
入力端子りには各回路ブロックの出力信号が直接接続さ
れ、またデータセレクタのテストデータ入力端子ＴＤに
は、対応するスキャンレジスタの出力端子Ｑが接続され
ている。

また、１はテストモード選択端子であり、該端子１はス
キャンレジスタとデータセレクタの各モード選択端子Ｍ
Ｓに接続されている。２はスキャンイン端子、３８はス
キャンアウト端子である。

スキャンイン端子２はスキャンレジスタ８のスキャンイ
ン端子Ｓｌに接続され、スキャンレジスタ８の出力端子
Ｑはスキャンレジスタ９のスキャンイン端子Ｓｌに接続
されており、このように各スキャンレジスタの出力端子
Ｑは次のスキャンレジスタのスキャンイン端子Ｓｌに順
次接続され、結果として、スキャンイン端子２とスキャ
ンアウト端子３８の間でシフトレジスタパスが形成され
ている。３〜５は通常のデータ入力端子、６はスキャン
クロック入力端子であり、該端子６はスキャンレジスタ
のクロック入力端子Ｔに接続されている。

第４図は上記スキャンレジスタの一例であり、ＭＳはモ
ード選択端子、Ｄはデータ入力端子、ＳＩはスキャンイ
ン端子、Ｔはクロック入力端子である。また５１はイン
バータゲート、５２．５３は２入力ＡＮＤゲート、５４
ば２入力ＯＲゲート、５５はエツジトリガ方式Ｄタイプ
フリフブフロップ（以下Ｄ−ＦＦと記す）、Ｑはデータ
出力端子である。

第５図は上記第３図に示したデータセレクタの一例であ
り、ＭＳはモード選択端子、ＴＤはテストデータ入力端
子、Ｄはデータ入力端子、６ｏはインバータゲート、６
１．６２は２入力ＡＮＤゲート、６３は２入力ＯＲゲー
ト、Ｙは出力端子である。

次に動作について説明する。

まず通常動作時について説明すると、この場合はテスト
モード選択端子１　　（ＭＳ）に“Ｈ”が印加され、ス
キャンクロツタ端子６（ＴＳ又はＴ）は“Ｌ”に固定さ
れる。結果として、各データセレクタを通じて、対応す
る各回路ブロック間の入出力端子が直結されることとな
る。

これを第５図について説明すると、データセレクタはモ
ード選択端子ＭＳに“Ｈ”が与えられると、データ入力
端子りからのデータをＡＮＤゲート６２及びＯＲゲート
６３を介して出力端子Ｙに出力する。回路ブロックの出
力はこのデータセレクタのデータ入力端子りに直接接続
されているので、対応する各回路ブロック間の入出力端
子が直結されることとなる。

一方テスト動作時には、次のようにスキャンモードとテ
ストモードを順次繰り返して実行し、各回路ブロックの
テストを実施する。

■　スキャンモード　　　　゛ （ａｌ　　テストモード選択端子１に“Ｈ”を印加して
スキャンモードとする。これによりスキャンレジスタで
はスキャンイン端子ＳＩからの入力データが選択され、
データセレクタではデータ入力端子りからの入力データ
が有効になる。

（ｂｌ　　さらにスキャンイン端子２から各スキャンレ
ジスタに設定するテストデータを、スキャンクロツタ端
子６に印加するクロックに同期させて順次スキャンイン
させる。

ｆｃ）　　これと同時に、スキャンアウト端子３８から
は前回のテスト時に取り込んだ各回路ブロックの出力デ
ータを順次スキャンアウトさせる。

この動作を第４図及び第５図について説明すると、まず
スキャンレジスタにおいては、モード選択端子ＭＳにＨ
′が与えられると、スキャンイン端子ＳＩからのデータ
がＡＮＤゲート５３．ＯＲゲート５４を介して、クロッ
ク端子Ｔに印加されるクロックに同期してＤ−ＦＦ５５
に保持され、またこれと同時に保持されていたデータが
出力端子Ｑから出力される。なおこのときデータセレク
タのモード選択端子ＭＳにも“■（”が与えられており
、従ってその出力端子Ｙにはデータ入力端子りからのデ
ータが出力される。

■　テストモード （ａｌ　　所望のデータを各スキャンレジスタに設定し
終わったら、ナス１−モー１選択端子１に“Ｌ”を印加
してテストモードとする。

山）　これによりスキャンレジスタの出力データがデー
タセレクタのテストデータ入力端子ＴＤを経由して各回
路ブロックに印加される。

（Ｃ）　　同時にデータ入力端子３〜５に所望のテスト
データを印加する。

（ｄ）　　次に回路ブロックの動作が完了した時点でス
キャンクロツタ入力端子６にクロックを１つ印加する。

これにより各回路ブロックの出力信号が、対応するスキ
ャンレジスタのデータ入力端子りを通じてスキャンレジ
スタ内のＤ−ＦＦに保持される。

これらの動作を第４図及び第５図について説明すると、
まずスキャンレジスタではモード選択端子ＭＳに“Ｌ゛
が与えられると、データ入力端子りからのデータがＡＮ
Ｄゲート５２．ＯＲゲート５４を介して、クロック入力
端子Ｔに印加されるクロックに同期してＤ−ＦＦ５５に
保持される。

またこのときデータセレクタのモード選択端子ＭＳにも
“Ｌ′が与えられるので、その出力端子Ｙにはテストデ
ータ入力端子ＴＤからのデータがＡＮＤゲート６１．Ｏ
Ｒゲート６３を介して出力される。

このようにして各回路ブロック３５〜３７のテストを実
行できるが、この回路では、スキャンの動作中において
はデータセレクタが各回路ブロックの出力データを選択
しており、これによりスキャン動作中にスキャンレジス
タの出力値が順次変わっても順序回路を含む回路ブロッ
ク３６の状態が変化しないようにしている。従ってこの
例のように、スキャンバスに囲まれた回路ブロックが非
同期の順序回路であってもスキャンテストが可能となっ
ている。

〔発明が解決しようとする問題点〕

従来の装置は以上のように構成されているので、非同期
順序回路を含むブロックについてもスキャンテストをす
ることができる。しかし、一般にはテストモードからス
キャンモードへ切り換わる時に、順序回路に与えられる
データがシリアルインされた信号値から、隣接する回路
ブロックの出力信号値に変化してしまう、このため、対
象とする非同期順序回路の状態が変化しないように入力
を設定することが困難で、多（の場合スキャンテストを
有効に実施することができないという問題があった・ この発明は、上記のような問題点を解消するためになさ
れたもので、非同期順序回路を含む回路ブロックを含め
て容易にスキャンテスト可能な半導体集積回路装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路装置は、被テスト回路ブ
ロックの間に、 通常動作時は入出力端子間をスルー状態にして入力デー
タをそのまま出力し、テスト動作時は入力データを保持
、出力するスキャンレジスタと、このスキャンレジスタ
の出力端子に接続され、通常動作時及びテスト動作時の
テストモードにおいては上記スキャンレジスタの出力デ
ータを、テスト動作時のスキャンモードにおいては所定
の固定値を出力するゲート回路、及びスキャン動作前の
スキャンレジスタの出力データを出力するラッチ回路と
を設け、テストデータの出力を制御入力によりコントロ
ールできるようにしたものである。

〔作用〕

この発明においては、スキャンモードにおける被テスト
回路ブロックの入力を、スキャンレジスタの出力に挿入
されたゲート回路により所定の値に固定でき、またラン
チ回路により前周期のテストデータに保持できる。この
ため被テスト回路ブロックの入力信号がスキャン中に変
化するのを防ぐことができ、しかもテストモードからス
キャンモードへの切り換え時にテストデータが変化する
ことがないため、非同期順序回路を含む回路ブロックで
も容易にスキャンテストできる。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図において、第３図と同一符号は同−又は相当部分
を示し、３５〜３７は被テスト回路ブロックであり、こ
れらの接続部分に本発明の一実施例によるテスト回路が
組み込まれている。８ａ〜１６ａはスキャンレジスタで
あり、詳細は後述する。

７５．７６はそれぞれスキャンレジスタ１０ａ。

１１ａの出力端子に接続され、スルー機能を持つランチ
であり、該ランチ７５．７６はＥ入力が“Ｌ″であれば
入力りのデータをそのままＱ出力へ伝播し、“Ｌ″にな
ればラッチした内容を出力Ｑに保持出力するものである
。７０．７２はスキャンレジスタと回路ブロック間に設
けられたＡＮＤゲート、７１，７３．７４は同様にスキ
ャンレジスタと回路ブロック間に設けられたＯＲゲート
である。また８１．８２はラッチ制御入力端子、８０．
９０．９１はゲート制御入力端子、３６ａ〜３６ｃ、３
７ａ〜３７ｃは被テスト回路ブロックの入力である。こ
こで本実施例における回路ブロック３６．３７において
、その入力３６ａ、３７ｂはアクティブＨの入力、入力
３６ｂ、３７ＣはアクティブＬの入力であり、また入力
３６ｃ、３７ａは入力データがＨ−１２，Ｌ−Ｈのどち
らの方向に変化しても内部状態が変化するような入力と
なっている。また７は通常動作とテスト動作を切り換え
るためのノーマルモード入力端子である。

また本実施例におけるスキャンレジスタは従来と異なり
、第６図に示すように構成されている。

即ち第６図において、５６はインバータ、５７゜５８は
ＡＮＤゲート、５９はＯＲゲートであり、他の構成は第
４図に示すものと同様である。このように構成されたス
キャンレジスタは、ノーマルモード信号ＮＭが“Ｈ”で
あれば入力りのデータを出力Ｑへそのまま伝播し、逆に
“Ｌ″であれば第４図の従来のレジスタと同機能となる
ものである。

次に動作について説明する。

まず通常動作時について説明する０通常動作時にはノー
マルモード入カフに“Ｈ”、ランチ制御入力８１．８２
に“Ｈ”、ＡＮＤゲートに接続されている制御入力８０
に“Ｈ”、ＯＲゲートに接続されている制御入力に“Ｌ
”を印加する。これにより、全てのスキャンレジスタは
Ｄ入力からＱ出力まで信号がそのまま伝播するとともに
、ランチ７５．７６及びゲート７０〜７４は入力がその
まま出力まで伝播する。このため回路ブロック間のデー
タはテスト回路に影響されずにそのまま伝播でき、所望
の通常動作を行うことができる。

次にテスト動作、即ちノーマルモード入カフを“Ｌ″に
した場合について述べる。この場合において、テストモ
ード選択端子１の信号によってスキャンモードとテスト
モードの切り換えを行う。

そしてこの２つのモードを繰り返すことによって被テス
ト回路のテストを行う。

次にこの２つのモードについて説明する。

■　スキャンモード テストモード選択端子１を“Ｈ”にすることによりスキ
ャンモードとなる。このモードではスキャンクロツタ入
力端子６にクロックを与えることにより、スキャンパス
を構成するスキャンレジスタにテストデータをスキャン
イン、スキャンアウトすることができる。この動作の例
を第２図に示す。同図において、入力１をＨ”にした場
合がスキャンモードである１本実施例においてはスキャ
ン動作時にスキャンレジスタの出力端子Ｑにスキャンデ
ータが出力されるため、このデータに応じた信号の変化
が起こる。

しかし、スキャンモードにおいてラッチ制御入力８１．
８２を“Ｌ”にしておけば、被テスト回路への入力３６
Ｃ，３７ａはスキャン動作前のデータを保持できる。ま
たゲート制御入力８０，９０．９１をそれぞれ“Ｌ″、
′Ｈ”、′Ｈ”にしておけば、それぞれの出力は“Ｌ″
、“Ｈ”、“Ｈ”に固定される。

このように被テスト回路ブロックの入力をスキャン動作
時に固定できるため、回路ブロックの状態を保持できる
。

■　テストモード テストモード時はテストモード選択端子１を“Ｌ”にす
る。このモードでは、スキャンレジスタの内容を被テス
ト回路ブロックに入力し、その後被テスト回路ブロック
の出力をスキャンレジスタに取り込む動作を行う。

この動作の例を第２図に示す、同図において、入力１を
“Ｌ”にした場合がテストモードである。

ここで第２図に示すテストモードでは、スキャンレジス
タ８ａ、９ａ、１０ａ、ｌｌａ、１２ａ。

１３ａはそれぞれ”Ｈ″、“Ｌ″、”Ｈ”、”Ｈ″。

“Ｌ”、′Ｈ″を出力しているとする。これらのテスト
データはラッチ７５．７６及びゲート７０〜７３をスル
ー状態とすることにより被テスト回路ブロックに与える
ことができる。第２図において、ラッチ７５．７６の出
力はそれぞれラッチ制御信号８１ｅ、８２ｅの立ち上が
りに同期して出力され、それぞれ信号３６ｃｃ、３７ａ
ｅのように変化し、このデータが該ラッチ７５．７６に
保持される。またゲート７０〜７３の出力はそれぞれパ
ルス８０ｐ、９０ｐ、８０ｐ、９１ｐの期間だけ出力さ
れるので、それぞれ波形３６ａｐ、３６ｂｐ、３７ｂｐ
、３７ｃｐのようになる。

このようにして被テスト回路ブロックにテストデータを
与えた後に、回路ブロックから出力されるテスト結果を
、スキャンクロック入力端子６にパルス６ｐを与えてス
キャンレジスタに取り込む。

このテスト結果データは次のスキャン動作時に順次スキ
ャンアウトされる。

以上のような構成ではラッチないしゲート回路を通じて
出力されるテストデータは、スキャンレジスタの値によ
って出力値が決定され、ゲート制御入力によってタイミ
ングが決定されていると解釈できる。このため同一タイ
ミングでテストパルスを発生するゲート回路７０と７２
あるいは７３と７４は、ゲート制御端子を共通に接続で
きる。

またゲート出力信号パルスの開始タイミングとランチ出
力信号の変化タイミングが同一であり、ゲート回路とラ
ッチ回路のスルー機能が同一の制御方法であればこれら
を共通に接続できる。

このような本実施例では、スキャンレジスタの出力にラ
ッチないしＡＮＤ又はＯＲゲートを接続したので、その
制御入力をコントロールすることによりスキャンモード
において被テスト回路の動作を止めることができ、しか
もテスト時に任意の遅れを持ったテストデータあるいは
任意の遅れと幅を持ったテストパルスを印加することが
できる。

また各回路ブロックのテストデータはスキャンデータだ
けから与えられるため、他の回路ブロックに影響されず
にテストデータを生成でき、容易にスキャンテストを実
施できる。

なお、上記実施例ではスキャンレジスタを第６図に示す
構成としたが、このスキャンレジスタの構成はこれに限
定されるものではなく、例えば第８図に示す構成として
もよい。

第８図において、１００はｎ−ＭＯＳのトランスファゲ
ート、１０１〜１０４はインバータであり、そのうちの
インバータ１０２，１０４はドライブ能力が非常に小さ
いものである。このように構成されたスキャンレジスタ
は各モードによって次のように動作する。

■　通常モード 入力ＴＰ、ＴＳ２を“Ｈ″、ＴＳｌを１Ｌ″とする。す
ると入力りから出力Ｑまでデータがそのまま伝播する。

■スキャンモード 入力ＴＰをＬ′にし、ＴＳＩ、’ｒ’ｓ２に２相クロツ
クを入力する。するとスキャンイン端子Ｓ■を入力、出
力端子Ｑを出力とするシフトレジスタの１段が形成され
る。

■　テストモード 入力ＴＰ、ＴＳＩ、ＴＳ２を“Ｌ″にする。スキャンイ
ンされたテストデータはインパーク１０３．１０４から
なるランチに保持され、出力端子Ｑに出力される。この
後、スキャンレジスタに接続されたランチ又はゲートに
所望のパルスを与えることにより、被テスト回路ブロッ
クにテストデータを与える。さらにこの後に入力ＴＰに
ａ　Ｈｍを与えてテスト結果をインバータ１０１，１０
２からなるラッチに取り込む。

ここで以上の説明から明らかなように、本発明のスキャ
ンレジスタは以下の機能を持っていればよいことになる
。

■　データ入力をそのまま伝播する通常動作機能 ■　スキャンイン端子からスキャンアウト端子までスキ
ャンレジスタを直列接続してスキャンパスを構成し、デ
ータをスキャン動作させるスキャン機能。この場合スキ
ャンレジスタの出力は変化してもしなくてもよい。

■　スキャンインされたデータを保持し、出力端子に保
持データを出力する機能 ■　■の機能と同時に被テスト回路ブロックからの出力
を取り込む機能 また本発明によって被テスト回路ブロックに与えられる
テストデータは以下のようになる。

■　ランチ出力 スキャン時は前回のテストデータの保持、テスト時はラ
ンチ制御のタイミングにより任意の遅れを持ったテスト
データ ■　ＡＮＤゲート出カ スキャン時は“Ｌ“出力、テスト時はゲート制御パルス
により任意の遅れと幅を持った“Ｈ″のテストパルス、
またスキャンインされたテストデータをＬ”にすればテ
ストパルスは出力されない。

■　ＯＲゲート出力 スキャン時は″Ｈ″出力、テスト時はゲート制御パルス
により任意の遅れと幅を持った“Ｌ”のテストパルス。

またスキャンインされたテストデータを“Ｈ”にすれば
テストパルスは出力されない。

従って被テスト回路ブロックのテストパターンに応じて
上記３種類の出力を選定すれば、非同期式順序回路を含
むブロックのテストを容易に実施できる。またスキャン
時に入力が変化しても支障がない信号はランチを介さず
スキャンレジスタ出力をそのまま接続してもよい。

なお、本発明の基本原理を従来囲路に通用して第７図に
示すような回路装置を構成できる０部ちこの第７図は、
従来例のテスト回路の出力にランチないしはゲート回路
を加えたものである。

この第７図の実施例における動作を以下に説明する。

■　通常モード 入力１．８０，８１．８２を“Ｈ′、９０．９１を“Ｌ
”とする、これにより回路ブロック間の信号はテスト回
路に影響されずにそのまま伝播する。

■　スキャンモード 入力１，９０．９１を“Ｈ″、８０．８１．８２を“Ｌ
”とし、端子６にスキャンクロツタを、スキャンイン端
子２に所望のスキャンデータを入力する。この場合スキ
ャンレジスタ間でスキャン動作をし、スキャンアウト端
子３日にスキャンデータが出力されるとともに、回路ブ
ロックはラッチ出力なら前回のテストデータ、ＡＮＤゲ
ート出力なら“Ｌ゛、ＯＲゲート出力なら“Ｈ”を与え
られる。

■　入力１を“Ｌ′とし、８０，８１．８２に所望のＨ
“パルス、９０．９１に所望の１Ｌ″パルスを与える。

これによりラッチ出力はパルスの最初のエツジでデータ
を出力し、ゲート出力はパルスの出力期間にデータを出
力する。この後端子６にパルスを入力することにより、
テスト結果をスキャンレジスタに取り込む。

このような構成になる回路装置においても、上記実施例
と同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、被テスト回路ブロッ
ク間のスキャンレジスタの出力に、通常動作時及びテス
ト動作時のテストモードにおいては上記スキャンレジス
タの出力データを、テスト動作時のスキャンモードにお
いては所定の固定値又はスキャン動作前のスキャンレジ
スタの出力データを保持出力するゲート回路及びランチ
回路を設け、テストデータの出力を制御入力によりコン
トロールできるようにしたので、スキャン動作時に被テ
スト回路の動作を止めることができ、しかもテスト時に
任意の遅れを持ったテストデータあるいは任意の遅れと
幅を持ったテストパルスを印加することができる。また
各回路ブロックのテストデータはスキャンデータだけか
ら与えられるため、他の回路ブロックに影響されずにテ
ストデータを生成でき、容易にスキャンテストが実施で
きる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置回路装置
の回路図、第２図は該装置におけるテスト動作を説明す
るためのタイミング図、第３図は従来の半導体集積回路
装置の回路図、第４図は第３図に示す装置におけるスキ
ャンレジスタ回路の一具体例を示す図、第５図は第３図
に示す装置における選択回路の一具体例を示す図、第６
図は第１図の装置におけるスキャンレジスタ回路の一構
成例を示す図、第７図は本発明の基本原理を通用して構
成された半導体集積回路装置の構成図、第８図は第１図
の装置におけるスキャンレジスタ回路の他の一構成例を
示す図である。 １・・・テストモード選択端子、２・・・スキャンイン
端子、６・・・スキャンクロック入力端子、７・・・ノ
ーマルモード入力端子、８　ａ　−１６ａ・・・スキャ
ンレジスタ、３５・・・組み合わせ回路のブロック、３
６．３７・・・順序回路を含む非同期回路ブロック、３
８・・・スキャンアウト端子、７０．７２・・・２入力
ＡＮＤ回路、７１゜７３．７４・・・２入力ＯＲ回路、
７５．７６・・・ランチ回路、８０．９０．９１・・・
ゲート制御入力、８１゜８２・・・ラッチ制御入力。 なお図中同一符号は同−又は相当部分を示す。

Claims (7)

【特許請求の範囲】
1. （１）少なくともそのうちの１つは順序回路を含む複数
   個の回路ブロック間でデータ伝送を行うとともに、上記
   各回路ブロックをスキャンテスト方式でテスト可能とし
   た半導体集積回路装置であって、 上記複数個の回路ブロック間の各々に、伝播されるデー
   タのビット数に対応して設けられ、通常動作時は前段回
   路ブロックの出力データをそのまま出力し、 テスト動作時は前段回路ブロックの出力データ又はスキ
   ャンテスト用のテストデータを外部クロックに同期して
   保持、出力し、 全体で１つのシフトレジスタ機能を有するよう各回路相
   互間がシフトレジスタパスで接続されてなる複数のスキ
   ャンレジスタと、 その一方の入力端子が所定の上記スキャンレジスタの出
   力端子に、その出力が所定の回路ブロックの所定の入力
   端子に接続して設けられ、 通常動作時及びテスト動作時のテストモードにおいては
   対応するスキャンレジスタの出力データをそのまま次段
   の回路ブロックに出力し、 テスト動作時のスキャンモードにおいては所定の値に固
   定されたデータを次段の回路ブロックに出力するゲート
   回路と、 その入力端子が所定のスキャンレジスタの出力端子に、
   出力端子が所定の回路ブロックの所定の入力端子に接続
   して設けられ、 通常動作時及びテスト動作時のテストモードにおいては
   対応するスキャンレジスタの出力データをそのまま次段
   の回路ブロックに出力し、 テスト動作時のスキャンモードにおいては対応するスキ
   ャンレジスタのスキャン動作前の出力データを保持出力
   するラッチ回路と、 上記スキャンレジスタの各々に装置外部からテスト用の
   シリアルデータを設定するためのテストデータ設定手段
   と、 上記各スキャンレジスタのデータをシリアルデータとし
   て装置外部へ順次出力するためのテスト結果出力手段と
   、 通常動作とテスト動作の切り換え、スキャンモードとテ
   ストモードの切り換えを行う動作切り換え手段とを備え
   たことを特徴とする半導体集積回路装置。
2. （２）上記ゲート回路は２入力ＡＮＤ回路であり、上記
   回路ブロックに入力される固定データ値は“Ｌ”レベル
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。
3. （３）上記２入力ＡＮＤ回路は複数個設けられており、
   そのうちの少なくとも２個のＡＮＤ回路の制御入力端子
   は共通に接続されていることを特徴とする特許請求の範
   囲第２項記載の半導体集積回路装置。
4. （４）上記ゲート回路は２入力ＯＲ回路であり、上記回
   路ブロックに入力される固定データ値は“Ｈ”レベルで
   あることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。
5. （５）上記２入力ＯＲ回路は複数個設けられており、そ
   のうちの少なくとも２個のＯＲ回路の制御入力端子は共
   通に接続されていることを特徴とする特許請求の範囲第
   ４項記載の半導体集積回路装置。
6. （６）上記複数のゲート回路からなるゲート回路群は２
   入力ＡＮＤ回路及び２入力ＯＲ回路をそれぞれ１個以上
   含むものであることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。
7. （７）上記ラッチ回路は複数個設けられており、そのう
   ちの少なくとも１個のラッチ回路の制御入力端子は上記
   複数のゲート回路のうちの少なくとも１個のゲート回路
   の制御入力端子と共通に接続されていることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。