JPS6338183A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体！ｉ積回路装置に関し、さらに具体
的にはスキャンバスを用いた半導体集積回路装置のテス
ト回路に関するものである。

〔従来の技術〕

微細加工技術の進歩により、半導体集積回路の集積度は
填躍的に向上し、今後もさらに増大する傾向にある。こ
のような集積度（ゲート数）の増大とともに、半導体集
積回路装置の試験の難易度は指数関数的に増大する。こ
こで、ある装置のテスト容易度は、各端子の故障を観測
する容易さく可観測性）と、各端子を所望の論理値に設
定する容易さく可制御性）の２点から決定され、一般に
大規模な論理回路網の奥深い端子は可ｉ測性、可制御性
とも悪くなる。

半導体集積回路装置のテスト方式としてスキャンテスト
方式があるが、このスキャンテスト方式は、シフトレジ
スタ機能を有するレジスタ回路を論理回路網の適当な個
所に挿入し、これらのレジスタ回路を１本のシフトレジ
スタバスでつなぎ、テスト動作時にはチップ外部からテ
ストパターンをシリアル入力して各レジスタに所定のデ
ータを設定し、これらのレジスタのデータ出力端子に接
続されている論理回路に所望の論理信号を印加して動作
させ、その結果をこれらレジスタのパラレル入力端子よ
り該レジスタ内にパラレルに取り込み、その後それらを
シリアルにチップ外部へ出力して観測することによって
、大規模な論理回路組の奥深い端子の可観測性、可制御
性を向上しようとするものである。

レベルセンシティブな同期回路に関するスキャンテスト
方式の基本的なアイデアは特開昭５２−２８６１４号公
報に示されている。

ここでは、対象とする回路を非同期な順序回路も含める
ので、従来例として特開昭５６−７４６６８号公報を参
考に説明する。

第３図に非同期式＋１１１序回路を対象とした従来のス
キャンバス方式のテスト回路例を示す。図において、３
５．３７は組み合わせ回路のブロック、３６は順序回路
を含む非同期回路プロ・ツク、８〜１６は各回路ブロッ
ク間に設けられたスキャンレジスタ、２６〜３４は対応
する回路ブロックの出力とスキャンレジスタの出力のい
ずれかを選択し出力するデータセレクタである。上記ス
キャンレジスタのデータ入力端子り及びデータセレクタ
のデータ入力端子りには各回路ブロックの出力信号が直
接接続され、またデータセレクタのテストデータ入力端
子ＴＤには、対応するスキャンレジスタの出力端子Ｑが
接続されている。

また、ｌはテストモード選択端子であり、該端子ｌはス
キャンレジスタとデータセレクタの各モード選択端子Ｍ
Ｓに接続されている。２はスキャンイン端子、３８はス
キャンアウト端子である。

スキャンイン端子２はスキャンレジスタ８のスキャンイ
ン端子３１にｔｉ　ｂ’ｔされ、スキャンレジスタ８の
出力端子Ｑはスキャンレジスタ９のスキャンイン端子Ｓ
ｌに接続されており、このように各スキャンレジスタの
出力端子Ｑは次のスキャンレジスタのスキャンイン端子
５１に順次接続され、結果として、スキャン−ｆン瑞子
２とスキャンアウト端子３８の間でシフトレジスタバス
が形成されている。３〜５は通常のデータ入力端子、６
はスキャンクロック入力端子であり、該端子６はスキャ
ンレジスタのクロック入力端子Ｔに接続されている。

第４図は上記スキャンレジスタの一例であり、ＭＳはモ
ード選択端子、Ｄはデータ入力端子、Ｓ■はスキャンイ
ン端子、Ｔはクロック入力端子である。また５１はイン
バータゲート、５２．５３は２人力ＡＮＤゲート、５４
は２人力ＯＲゲート、５５はエツジトリガ方式Ｄタイプ
フリップフロップ（以下Ｄ−ＦＦと記す）、Ｑはデータ
出力端子である。

第５図は上記第３図に示したデータセレクタの一例であ
り、ＭＳはモード選択端子、ＴＤはテストデータ入力端
子、Ｄはデータ入力端子、６０はインバータゲート、６
１．６２は２人力ＡＮＤゲート、６３は２人力ＯＲゲー
ト、Ｙは出力端子である。

次に動作について説明する。

まず通常動作時について説明すると、この場合はテスト
モード選択端子１　　（ＭＳ）に“Ｈ”が印加され、ス
キャンクロツタ端子６（ＴＳ又はＴ）は“Ｌ′に固定さ
れる。結果として、各データセレクタを通じて、対応す
る各回路ブロック間の入出力端子が直結されることとな
る。

これを第５図について説明すると、データセレクタはモ
ード選択端子ＭＳにＨ”が与えられると、データ入力端
子りからのデータをＡＮＤゲート６２及びＯＲゲート６
３を介して出力端子Ｙに出力する６回路ブロックの出力
はこのデータセレクタのデータ入力端子りに直接接続さ
れているので、対応する各回路ブロック間の入出力端子
が直結されることとなる。

一方テスト動作時には、次のようにスキャンモードとテ
ストモードを順次繰り返して実行し、各回路ブロックの
テストを実施する。

■　スキャンモード （ａｌ　　テストモード選択端子１に“Ｈｏを印加して
スキャンモードとする。これによりスキャンレジスタで
はスキャンイン端子ＳＩからの入力データが選択され、
データセレクタではデータ入力端子りからの人力データ
が有効になる。

（ｂｌ　　さらにスキャンイン端子２から各スキャンレ
ジスタに設定するテストデータを、スキャンクロツタ端
子６に印加するクロックに同期させて順次スキャンイン
させる。

（Ｃ）　　これと同時に、スキャンアウト端子３８から
は前回のテスト時に取り込んだ各回路ブロックの出力デ
ータを順次スキャンアウトさせる。

この動作を第４図及び第５図について説明すると、まず
スキャンレジスタにおいては、モード選択端子ＭＳに“
Ｈ”が与えられると、スキャンイン端子ｓｒからのデー
タがＡＮＤゲート５３．ＯＲゲート５４を介して、クロ
ック端子Ｔに印加されるクロックに同期してＤ−ＦＦ５
５に保持され、またこれと同時に保持されていたデータ
が出力端子Ｑから出力される。なおこのときデータセレ
クタのモード選択端子ＭＳにも“Ｈ”が与えられており
、従ってその出力端子Ｙにはデータ入力端子りからのデ
ータが出力される。

■　テストモード （８）所望のデータを各スキャンレジスタに設定し終わ
ったら、テストモード選択端子１に“Ｌ”を印加してテ
ストモードとする。

（ｂｌ　　これによりスキャンレジスタの出力データが
データセレクタのテストデータ入力端子ＴＤを経由して
各回路ブロックに印加される。

（Ｃ）　　同時にデータ入力端子３〜５に所望のテスト
データを印加する。

（ｄ）　　次に回路ブロックの動作が完了した時点でス
キャンクロック入力端子６にクロックを１つ印加する。

これにより各回路ブロックの出力信号が、対応するスキ
ャンレジスタのデータ入力端子りを通じてスキャンレジ
スタ内のＤ−ＦＦに保持される。

これらの動作を第４図及び第５図について説明すると、
まずスキャンレジスタではモード選択端子ＭＳに“Ｌ”
が与えられると、データ入力端子りからのデータがＡＮ
Ｄゲー）５２．ＯＲゲート５４を介して、クロック入力
端子Ｔに印加されるクロックに同期してＤ−ＦＦ５５に
保持される。

またこのときデータセレクタのモード選択端子ＭＳにも
“Ｌ”が与えられるので、その出力端子Ｙにはテストデ
ータ入力端子ＴＤからのデータがＡＮＤゲート６１．Ｏ
Ｒゲート６３を介して出力される。

このようにして各回路ブロックのテストを実行できるが
、この回路では、スキャンの動作中においてはデータセ
レクタが各回路ブロックの出力データを選択しており、
これによりスキャン動作中にスキャンレジスタの出力値
が順次変わっても順序回路を含む回路ブロック３６の状
態が変化しないようにしている。従ってこの例のように
、スキャンパスに囲まれた回路ブロックが非同期の順序
回路であってもスキ・ヤンテストが可能となっている。

〔発明が解決しようとする問題点〕

従来の装置は以上のように構成されているので、非同ｕ
Ｊｉ　ｌ＋ｌｉ序回路全回路ブロックについてもスキャ
ンテストをすることができる。しかし、−Ｉｎにはテス
トモードからスキャンモードへ切り換わる時に、順序回
路に与えられるデータがシリアルインされた信号値から
、隣接する回路ブロックの出力信号値に変化してしまう
。このため、対象とする非同期順序回路の状態が変化し
ないように入力を設定することが困テ虻で、多くの場合
スキャンテストを有効に実施することができないという
問題があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、非同期順序回路を含む回路ブロックを含め
て容易にスキャンテスト可能な半轟体集積回路装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半厚体集積回路装置は、被テスト回路ブ
ロックの間に、 通常動作時は入出力端子間をスルー状態にして入力デー
タをそのまま出力し、テスト動作時は入力データを保持
、出力するスキャンレジスタと、このスキャンレジスタ
の出力端子に接続され通常動作時及びテスト動作時のテ
ストモードにおいては上記スキャンレジスタの出力デー
タを、テスト動作時のスキャンモードにおいてはスキャ
ン動作前のテストデータを保持してこれを次段の回路ブ
ロックに印加し続けるラッチ回路とを設けたものである
。

〔作用〕

この発明においては、通常動作時にはスキャンレジスタ
とその出力端子に接続されたラッチ回路とをスルー状態
にすることにより、対応する回路ブロックの入出力端子
が接続され、一方テスト動作時には上記スキャンレジス
タの出力端子に接続されたラッチ回路を非スルー状態と
することによって、スキャンモードの最中、前回印加し
たテストデータを保持してこれを対応する回路ブロック
に印加し続ける。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図は本発明の一実施例によるスキャンテスト回路の
構成を示し、図において、７１〜７３は組み合わせ回路
又は順序回路からなる回路プロ・２り、８〜１６はこれ
らの回路ブロック間に設けられ、スルー状態に切り換え
可能なスキャンレジスタである。１７〜２５は対応する
スキャンレジスタの出力端子に接続され、同様にスルー
状態に切り換え可能なランチ回路である。■はデータク
ロック入力端子であり、各スキャンレジスタのデータ入
力端子ＴＤへ接続されている。２はスキャンイン端子、
３８はスキャンアウト端子であり、スキャンイン端子２
はスキャンレジスタ８のスキー・ンイン端子Ｓｌに接続
され、さらにスキャンレジスタ８の出力端子Ｑは次のス
キャンレジスタ９のスキャンイン端子ＳＩに接続され、
同様に順次スキャンレジスタの出力端子Ｑと次のスキャ
ンレジスタのスキャンイン端子Ｓｌが接続され、その結
果として、スキャンイン端子２とスキャンアウト端子３
８の間に１本のスキャンパスが形成されている。

また、各スキャンレジスタの出力端子Ｑは対応するうノ
千回路のデータ入力端子りにそれぞれ接続され、ラッチ
回路の出力端子（１はそれぞれ対１芯する回路ブロック
の入力端子に接続されている。

また、５ａ、５ｂは第１．第２のスキャンクロフタ入力
端子であり、第１のスキャンクロック入力端子６ａはス
キャンレジスタの第１のクロック端子ＴＩに接続され、
第２のスキャンクロック入力端子６ｂはスキャンレジス
タの第２のクロック端子Ｔ２に接続されている。３〜５
は通常のデータ入力端子であり、対応する回路グロック
７１０入力端子に接続され、各回路ブロックの出力つ：
う子は対応するスキャンレジスタのデータ入力端子りに
接続されている。７はランチ用クロック入力・ユニζ子
である。

第２図（ａｌは上記スキャンレジスタの一措成例を示す
ものであり、第１のラッチ７４と第２のう・ッチ７５を
有する。図において、Ｓｌはスキャンイン端子、Ｄはデ
ータ入力端子、ＴＩ、Ｔ２は第１゜第２のクロック端子
、ＴＤはデータクロック入力端子、４１〜４４はインバ
ータ、４５〜４７はｎ型ＭＯ３）ランジスタ、Ｑは出力
端子であり、２相クロツクを用いたレヘルセンシティブ
なスキャンレジスタを構成している。

第２図（ｂｌは上記ラッチ回路の一構成例を示し、第３
のラッチ７６を有する。図において、Ｄはデータ入力端
子、Ｔはクロック端子、４８〜５０はインバータ、５１
はｎ型ＭＯ３Ｉ−ランジスタ、Ｑは出力端子である。

次に動作について説明する。

まず通常動作について説明する０通常動作時においては
、第１のスキャンクロック入力端子６ａはＬ゛に（Ｔ１
−“Ｌ゛）、第２のスキャンクロック入力端子６ｂ、デ
ータクロツタ入力端子ｌ及びラッチ用クロック入力端子
７は′″Ｈ１に（第２、ＴＤ、Ｔ＝“Ｈ”）固定される
。結果として対応する回路ブロック間の入出力端子間が
直結される。

これを第２図（ａｌ、　（ｂｌについて説明すると、ま
ずスキャンレジスタにおいては、通常動作時には第１の
データクロック入力端子Ｔ１にＬ゛が、データクロック
入力端子ＴＤ及び第２のクロック端子Ｔ２に“Ｈ′が印
加され、これによりデータ入力端子りから出力端子Ｑま
でスルー状態となる。

またラッチ回路においては、クロック端子Ｔに６Ｈ”が
印加され、これによりデータ入力端子りから出力端子Ｑ
までがスルー状態となる。このように通常動作時にはス
キャンレジスタのデータ入出力端子間及びラッチ回路が
スルー状態となり、対応する回路ブロック間の入出力端
子が直結されることとなる。

一方テスト動作時には次のようにスキャンモードとテス
トモードを順次繰り返して実行し、各ブロックのテスト
を実施する。このタイミング図を第６図に示す。

■　スキャンモード （ａｌ　　データクロック入力端子１にＬ″　（ＴＤ＝
“Ｌ”）を印加してスキャンモードにする。

（′ｂ）第１及び第２のスキャンクロツタ入力端子６ａ
、６ｂに第６図に示すようなノンオーバーランプのポジ
ティブクロックを印加することにより、それに同期して
スキャンイン端子２からデータが各スキャンレジスタに
順次スキャンインされる。

ｔｅｌ　　（ｂｌと同時に、スキャンアウト端子３８か
らは前回のテスト時に取り込んだ回路ブロック７１〜７
３の出力データが順次スキャンアウトされる。

これを第２図（ａ）、　（ｂ）について説明すると、ス
キャンレジスタにおいては、テスト時のスキャンモード
にはデータクロック入力端子ＴＤには“Ｌ″が印加され
ており、この場合第１のクロック端子Ｔ１に印加される
第１のスキャンクロツタに同期して、スキャンイン端子
ＳＩからのデータがインバータ４１．４２からなる第１
のラッチ７４に保持される。その後、上記第１のスキャ
ンクロツタとはノンオーバラツブの第２のスキャンクロ
ックが第２のクロック端子Ｔ２に印加され、そのクロッ
クに同期して、インバータ４３．４４からなる第２のラ
ッチ７５に上記第１のラッチ７４の値が保持される。そ
の結果、スキャンイン端子Ｓｌからのデータが出力端子
Ｑに伝播される。

またランチ回路においては、クロック端子Ｔは“し”に
固定され、これにより前回のテストモード時にラッチし
たテストデータを保持したままこれを回路ブロックに印
加し続ける。

■　テストモード ｔａ）所望のテスト入力デニタをスキャンレジスタ８〜
１６に設定し終わったら、ラッチ用クロック入力端子７
に正のクロックパルスを１つ印加する。これにより、そ
のテスト入力データがラッチ回路の第３のランチに保持
されるとともに、このデータが回路ブロックに印加され
る。また同時にデータ入力端子３〜５にも所定のテスト
データを印加する。

（至））次に各回路ブロックの動作が完了した時点で、
データクロツタ入力端子１に正のクロックパルスを１つ
印加する。これにより、各回路ブロックの出力信号が各
々対応するスキャンレジスタのデータ入力端子りを通じ
てスキャンレジスタ内の第１のランチに保持される。

ｔｃ）　　［いて第２のスキャンクロツタ入力端子６ｂ
に正のクロックパルスを１つ印加することにより、スキ
ャンレジスタ内の第２のラッチにも回路ブロックの出力
）信号が保持される。

これを第２図（ａｌ、　（ｂ）について説明すると、テ
ストモードにおいては、スキャンレジスタの第１のクロ
ック端子ＴＩに“Ｌ”が印加されており、この場合デー
タクロック入力端子ＴＤのクロックに同期して、データ
入力端子りからのデータが第１のラッチ７４に保持され
、さらに第２のクロック端子Ｔ２に正のクロックパルス
が印加されると、第２のラッチ７５にもデータ入力端子
りからのデータが保持される。またラッチ回路において
は、クロック端子Ｔに印加されるクロック信号に同期し
てデータ入力端子りからのデータ（スキャンレジスタか
らのデータ）がインバータ４８．４９からなる第３のラ
ンチ７６に保持され、該データが回路ブロックに印加さ
れる。

（Ｃ）　　その後はスキャンモードに移り、テストが進
む。

このようにして各回路ブロックのテストができるが、上
記のような本実施例の回路では、スキャン動作中もラッ
チ回路が前回のテストパターンを保持し、そのパターン
を各回路ブロック７２，７３の入力端子に印加し続ける
ので、スキャン動作中にスキャンレジスタの値が次々に
変化しても、各回路ブロックの内部の状態は変化せず、
スキャンテストが可能となる。しかも、ラッチ回路１７
〜２５に保持されるデータはスキャンインされたデータ
であるからテストパターンは各回路ブロックで独立して
決定でき、容易にスキャンテストが実行できる。

なお、上記実施例ではスキャンレジスタとしてトランス
ミッションゲートとインパークで構成されるスキャンレ
ジスタを用いたが、第７図のように、ＡＮＤ回路５５〜
６０とＮ０Ｒｕ路６１〜６４とインバータ６５．６６で
レベルセンシティブなスキャンレジスタを構成してもよ
い。

また第２図（ａｌのスキャンレジスタ内のランチはイン
バータ２個を用いて帰還型のものを用いたが、第８図に
示すように、第２図（ａｌのインバータ４２゜４４を除
去した容量性のラッチを用いても構成することが可能で
ある。第８図の６７．６８は各々寄生容量を示している
。

ここで第８図においては、帰還用のインバータがないた
めに、４５〜４７のいずれかのｎ型ＭＯＳトランスミッ
シヲンゲートを通してインバータ４１．４３の入力に′
Ｈ″の信号が伝播すると、ｎ−ＭＯＳ）ランジスタのし
きい値電圧骨だけ“１−１″レベルが低下してしまう、
このため第９図に示すように、ｐ型ＭＯ３）ランジスタ
ロ９，７０をプルアップ用に設け、′Ｈ”レベルを確保
し、インバータ４１４３の貫通電流を防止したスキャン
レジスタを用いてもよい。

また、第８図、第９図で示されるラッチの方式は、第２
図（ｂｌのラッチにも同様に適用できる。

また、第２図（ａ）のスキャンレジスタでは、データ入
力端子りに与えられた信号が出力端子りまで到達するた
めには、２つのランチ７４．７５をＪ遇する必要がある
が、第１０図に示すように、データ入力端子りをｎ型Ｍ
Ｏ３）ランジスタ４６とインバ〜り４０を介して第２の
ラッチ７５に接続することにより、第１のラッチ７４を
通らずにデータ入力端子りに与えられた信号が出力端子
Ｑへ到達するようにしても良い。

また、第２図＋ａｌ、　（ｂ）及び第８図、第９図に示
したｎ型とｐ型ＭＯ３）ランジスタ、及び電源電位と接
地電位は各々入れ換えても良い。

〔発明の効果〕

以上のように、この発明によれば、スキャンレジスタと
してスルー状態に設定可能なものを用い、さらにその出
力端子に同様にスルー状態設定可能なラッチ回路を接続
し、このラッチ回路の出力端子に対応する回路ブロック
の入力端子を接続するようにしたので、通常動作時には
、スキャンレジスタ及びラッチ回路をスルー状態にて各
回路ブロック間で信号の受は渡しが可能であり、一方テ
スト動作時では、前回のテスト入カバターンを各回路ブ
ロックに印加し続けたままスキャン動作が行えるので、
非同期順序回路を対象としたスキャンテストが容易に実
施できるようになり、従ってテスト設計が容易になり、
非同期順序回路を含む大規模な集積回路の設計コストの
削減が図れる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路装置の
回路図、第２図（ａ）は該装置のスキャンレジスタ回路
の一構成例を示す図、第２図（ｂｌは該装置のラッチ回
路の一構成例を示す図、第３図は従来の半導体集積回路
装置の回路図、第４図は従来装置のスキャンレジスタ回
路を示す図、第５図は従来装置の選択回路を示す図、第
６図は第１図の装置の動作を説明するための入出力端子
のタイミング図、第７図、第８図、第９図、第１０図は
各々本発明の他の実施例によるスキャンレジスタ回路を
示す回路図である。 ■・・・データクロック入力端子、２・・・スキャンイ
ン端子、６ａ、５ｂ・・・第１．第２のスキャンクロッ
ク入力端子、７・・・ラッチ用クロック入力端子、８〜
１６・・・スキャンレジスタ、１７〜２５・・・ランチ
回路、７１〜７３・・・組み合わせ回路又は順序回路か
らなる回路ブロック、３８・・・スキャンアウト端子。 なお図中同一符号は同−又は相当部分を示す。 手続補正書（自発） １．事件の表示　　　　特願昭　　６１−１８３６８７
号２、発明の名称 半導体集積調装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄及び図面（第４゜５図） 、６．補正の内容 （１）明細書第６頁第９行の［５１はインバータゲート
、５２，５３ｊを「１５１はインバータゲート、１５２
，１５３Ｊに訂正する。 （２）同第６頁第１０行の「５４は」を「１５４は」に
訂正する。 （３）　　同第６頁第１１行の「５５は」を「１５５は
」に訂正する。 （４）同第６頁第１６行の「６０は」を「１６０は」鴫
に訂正する。 （５）同第６頁第１７行のｒ６１．６２は」を「１６１
．１６２は」に訂正する。 （６）同第６頁第１８行の「６３は」を「１６３は」に
訂正する。 （７）同第７頁第１０行の「６２及びＯＲゲート６３を
」を「１６２及びＯＲゲート１６３を」に訂正する。 （８）同第８頁第１４行の「５３」をｒ１５３Ｊに訂正
する。 （９）同第８頁第１５行の「５４を」を「１５４を」に
訂正する。 Ｑ［１１同第８頁第１６行の「５５に」を「１５５に」
に訂正する。 ＯＤ　　同第９頁第２０行「５２」をｒ１５２Ｊに訂正
する。 （２）同第１０頁第１行「５４を」を「１５４を」に訂
正する。 α争　同第１０頁第２行「５５に」を「１５５に」に訂
正する。 α０　同第１０頁第６行ｒ６１．ｏＲゲート６３ををｒ
１６１．ＯＲゲート１６３を」に訂正する。 α９　同第２１頁第１４行の「出力端子Ｄ」を「出力端
子Ｑ」に訂正する。 αψ　同第２２頁第１２行の「スルー状態にて」を「ス
ルー状態にして」に訂正する。 αη　第４図を別紙の通り訂正する。 α０　第５図を別紙の通り訂正する。 以　　　上

Claims (1)

【特許請求の範囲】
1. （１）少なくともそのうちの１つは順序回路を含む複数
   個の回路ブロック間でデータ伝送を行うとともに、上記
   各回路ブロックをスキャンテスト方式でテスト可能とし
   た半導体集積回路装置であって、 上記複数個の回路ブロック間の各々に、伝播されるデー
   タのビット数に対応して設けられ、通常動作時は前段回
   路ブロックの出力データをそのまま出力し、 テスト動作時は前段回路ブロックの出力データ又はスキ
   ャンテスト用のテストデータを外部クロックに同期して
   保持、出力し、 全体で１つのシフトレジスタ機能を有するよう各回路相
   互間がシフトレジスタパスで接続されてなる複数のスキ
   ャンレジスタと、 そのデータ入力端子が対応するスキャンレジスタのデー
   タ出力端子に接続して設けられ、 通常動作時は対応するスキャンレジスタの出力データを
   そのまま次段の回路ブロックに出力し、テスト動作時の
   スキャンモードにおいてはスキャン動作前の対応するス
   キャンレジスタの出力データを保持して該データを次段
   の回路ブロックに印加し続け、テストモードにおいては
   対応するスキャンレジスタの出力データを外部クロック
   に同期して保持、出力するラッチ回路と、 上記スキャンレジスタの各々に装置外部からテスト用の
   シリアルデータを設定するためのテストデータ設定手段
   と、 上記各スキャンレジスタのデータをシリアルデータとし
   て装置外部へ順次出力するためのテスト結果出力手段と
   、 通常動作とテスト動作の切り換え、スキャンモードとテ
   ストモードの切り換えを行う動作切り換え手段とを備え
   たことを特徴とする半導体集積回路装置。