JPH03248067A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH03248067A
JPH03248067A JP2046569A JP4656990A JPH03248067A JP H03248067 A JPH03248067 A JP H03248067A JP 2046569 A JP2046569 A JP 2046569A JP 4656990 A JP4656990 A JP 4656990A JP H03248067 A JPH03248067 A JP H03248067A
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test
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latch
circuit
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Kazuhiro Sakashita
和広 坂下
Takeshi Hashizume
毅 橋爪
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic

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  • General Engineering & Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
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  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、集積回路装置のテスト回路装置に関し、特
に集積回路内部ならびに集積回路間の接続検査を容易に
するためのテスト回路装置に関する。
［従来の技術］ 近年の表面実装技術の進歩によりプリント基板における
テスト（主にインサーキットテスト）が困難となってき
ている。
インサーキットテストはチップをボードに実装した後数
ｍｍの間隔で配置されたばね式プローブで基板の裏の表
面を圧着し、すべてのチップを個別にテストすることに
よりボードのテストを行なうというものである。しかし
最近の表面実装技術の進歩によりチップの端子にプロー
ブを立てられなくなったり、治工具を作製するとコスト
が合わなかったりすることが多い。こうした問題の解決
をするためには従来チップ内部のテスト容晶化のために
用いてきたスキャンデザインをボードレベルに拡張し、
チップの入出力部にシフトレジスタラッチを接続し、こ
れをシリアルに接続してスキャンバスを構成するバウン
ダリスキャンが有効であり、たとえばＩＥＥＥ　　Ｐ１
１４９．１／Ｄ５Ｓｔａｎｄａｒｄ　　Ｔｅ５ｔ　　Ａ
ｃｃｅｓｓＰｏｒｔ　　ａｎｄ　　Ｂｏｕｎｄａｒｙ−
ＳｃａｎＡｒｃｈｉｔｅｃｔｕｒｅに詳細に示されてい
る。
第１５図は前記文献に示されたバウンダリスキャン設計
によってテスト設計されたチップで構成したボードのブ
ロック図を示す。
同図を参照して、ボード１のエツジには、他のボードと
の間でシステムを動作させるための入出力端子２、テス
トデータを入力するためのスキャンイン端子３、テスト
データを出力するためのスキャンアウト端子４などが設
けられる。上記ボード１には複数のチップ５が搭載され
、チップ５内に回路ブロック６、バウンダリスキャンレ
ジスタ７、制御回路８などが集積され、回路ブロック６
はバウンダリスキャンレジスタ７によってチップ２の周
囲に設けられる入出力端子９に接続される。
この入出力端子９はシステム信号線１０を介して他の入
出力端子９あるいはボードの入出力端子２に接続される
。上記制御回路８はバウンダリスキャンレジスタ７を用
いてチップ５の動作テスト（内部テスト）、チップ５間
の接続テスト（外部テスト）、ボード全体の動作テスト
（サンプルテスト）を行なうための制御信号を生成し、
スキャンイン端子３、あるいは他のチップ５からのテス
ト信号を伝搬させ、シフトバス１１を通してスキャンア
ウト端子４から外部にテストデータを出力する。
バウンダリスキャンによるボードレベルテストは以下の
事項を達成することで完了する。
［１］内部テスト ボード１のスキャン入力端子３よりシフトバス１１を通
じてテスト入力データをシリアルデータとして伝搬させ
、チップ５の入力端子９に接続されたバウンダリスキャ
ンレジスタ７に所望のテスト入力データを伝搬させた後
、このデータをチップの回路ブロック６に与え、これに
よって得られる回路ブロック６の出力データをチップ５
の出力端子９に接続されたバウンダリスキャンレジスタ
７に取込み、この後シフトバス１１上を伝搬させ、スキ
ャン出力端子４から出力する。この出力端子４から出力
されたテストデータを観測してチップ５が正常に動作す
るかどうかを確認する。
［１１］外部テスト チップ５の出力端子９に接続されたバウンダリスキャン
レジスタ７に接続確認用のテストデータを伝搬保持させ
た後、チップ５の出力端子９にデータを与え、この出力
端子９に接続された他のチップの入力端子９に接続され
たバウンダリスキャンレジスタ７にこのデータを取込ま
せ、この後シフトバス１１上を伝搬させスキャン出力端
子４がら出力されるテストデータを観沖１することによ
り、チップ５間の信号配線１０の接続を確認する。この
テストによってチップ間配線の断線ならびにチップとボ
ード間のはんだ付は不良などに起因するチップ間配線の
開放ならびに短絡テストが行なえる。
［１［［］サンプルテスト 以上述べた内部テストならびに外部テストによって、ボ
ード１を構成する個々のチップ５とチップ間の接続テス
トを行なうことができるが、チップ５がボード１に実装
された後のチップ５の相互影響や通常のシステム動作時
の機能を確認することができない。これを行なうため、
システム（ボード）を通常動作させ、このときのバウン
ダリスキャンレジスタ７が接続されたノードの信号を通
常動作を妨げずに任意のタイミングでバウンダリスキャ
ンレジスタに取込み観測することによって通常動作中の
回路の相互影響とシステム動作時の機能を確認する。
第１６図は上記チップ５のブロック図である。
同図を参照して、制御回路８はシフトバス１１を通して
入力されるテストデータＴＤ工、テストモードセレクト
信号ＴＭＳ、テストクロックＴＣＫを入力され、これら
の信号に基づいてバウンダリスキャンレジスタ７を制御
するためのクロック信号５ＣＬＫＩ、５ＣＬＫ２．ＵＰ
ＣＬＫ、ＣＰＣＬＫ、およびデータ入力端子ＤＩとスキ
ャン入力端子Ｓｌとを切換えるための信号ＬＴを生成す
る。
テストデータＴＤＩをスキャン出力端子ＳＯを通してバ
ウンダリスキャンレジスタ７のデータ入力端子ＳＩに与
えるとともに、クロック信号５ＣＬＫ１．５ＣＬＫ２．
　ＵＰＣＬＫ、　ＣＰＣＬＫ、制御信号ＬＴをバウンダ
リスキャンレジスタ７に与える。バウンダリスキャンレ
ジスタ７は制御回路１からの制御信号に応答してチップ
５の入出力端子９に接続される入力端子ＤＩ、制御回路
８の出力端子ＳＯに接続されるスキャン入力端子ＳＩの
いずれか一方を選択するとともにスキャン出力端子ＳＯ
、データ出力端子ＤＯのいずれか一方を選択する。この
バウンダリスキャンレジスタ７のスキャン出力端子ＳＯ
から出力されるテストデータは順次バウンダリスキャン
レジスタ７によってシフトされ制御回路８のスキャン入
力端子Ｓｌに与えられる。制御回路８はこのスキャン入
力されたテストデータを所定のタイミングでテストデー
タ出力ボートＴＤＯから外部に出力する。上記制御回路
８により生成される制御信号ＬＴ、テストデータＳｌ、
クロック信号５ＣＬＫＩ、５ＣＬＫ２゜ＣＰＣＬＫ、Ｕ
ＰＣＬＫ、バウンダリスキャンレジスタ７の入力端子Ｄ
Ｉの入力信号、スキャン出力端子ＳＯ、データ出力端子
ＤＯの波形を第１９図に示す。
第１７図は上記第１５図および第１６図のテスト回路に
おけるテストデータの流れを模式的に示したブロック図
である。同図を参照して、７１はチップ５の入力端子９
１に接続されたバウンダリスキャンレジスタ、７ｏはチ
ップ５の出力端子９０に接続されたバウンダリスキャン
レジスタである。バウンダリスキャンレジスタは複数存
在し、同一チップに存在するバウンダリスキャンレジス
タはすべてシリアルに接続され、１本のシフトバスを形
成しているが、同図においては簡単のため入力ならびに
出力を１つずつ示しである。同図を参照して、前述の３
種類のテストにおけるテストデータの流れを説明する。
［１１内部テスト チップ５の入力端子９１に接続されたバウンダリスキャ
ンレジスタ７１にシフトバス１１上を伝搬したテストデ
ータがバウンダリスキャンレジスタ７１のスキャンイン
端子Ｓ■から入力され、データが設定される。バウンダ
リスキャンレジスタ７１に設定されたデータはバウンダ
リスキャンレジスタ７１のデータ出力端子Ｄｏを通じて
回路ブロック６に印加される。その入力信号に対する回
路ブロック６の出力結果はチップ５の出力端子９０に接
続されたバウンダリスキャンレジスタ７０に入力され設
定される。バウンダリスキャンレジスタ７０に設定され
た回路ブロック６の出力結果はバウンダリスキャンレジ
スタ７ｏのスキャン端子ＳＯよりシフトアウトされる。
［ｆｆｌ外部テスト チップ間配線の接続テストを行なうため、外部テストの
テストデータはチップ５の出力端子９゜に接続されたバ
ウンダリスキャンレジスタ７ｏにスキャンイン端子ＳＩ
からシフトインして設定される。そしてこのデータがチ
ップの出力端子９゜から出力される。また、チップ５の
入力端子９１から入力されるテストデータはチップ５の
入力端子９１に接続されたバウンダリスキャンレジスタ
７１に取込まれ、スキャン出力端子ＳＯよりシフトアウ
トされる。
［１［］サンプルテスト チップ５の入力端子９１から入力されたデータは回路ブ
ロック６に入力されるのと同時にチップ６の入力端子９
１ならびに出力端子９ｏに接続されるバウンダリスキャ
ンレジスタ７１ならびに７０に取込まれ、回路ブロック
６の動作に影響を与えることなくスキャン出力端子ＳＩ
よりシフトアウトされる。よって３種類のテストを行な
うバウンダリスキャンレジスタに必要な機能は、（１）
各データ入力端子ＤＩから入力されるデータをバウンダ
リスキャンレジスタ７に取込む機能、（２）スキャン入
力端子Ｓｌからスキャン出力端子ＳＯまでデータをシフ
トする機能、（３）バウンダリスキャンレジスタ７に保
持したデータをデータ出力端子ＤＯに与える機能である
（以下、（１）。
（２）、　　（３）の各機能をそれぞれキャプチャ（Ｃ
ＡＰＴＵＲＥ）　、シフト（ＳＨＩ　ＦＴ）　、アップ
データ（ＵＰＤＡＴＥ）と称する）。
ただし、サンプルテスト実行のため、キャプチャならび
にシフト動作はこれの実行により出力端子に影響を与え
てはならない。
第１８図は上記バウンダリスキャンレジスタ７の詳細を
示す回路図である。同図を参照して、バウンダリスキャ
ンレジスタ７は２入力１出力のセレクタ回路１２、ラッ
チ回路１３．１４．１５、前述したデータ入力端子ＤＩ
、スキャン入力端子Ｓｌ、データ出力端子ＤＯ１スキャ
ン出力端子ＳＯおよび制御信号ＬＴ、キャプチャのタイ
ミングとなるＣＰＣＬＫ、入力データをシフトさせるた
めのシフトクロック５ＣＬＫＩ、５ＣＬＫ２、データを
出力するためのクロック信号ＵＰＣＬＫを入力とする入
力端子１６．１７．１８．１９．２０からなる。上記デ
ータ選択回路１２は制御回路８からの制御信号ＬＴによ
って入力端子Ｄｉ、Ｄ２を切換選択するものであり、ラ
ッチ回路１４の出力端子Ｙに入力端子Ｄ２が接続され、
データ入力端子ＤＩに入力端子Ｄ１が接続され、出力端
子Ｙがデータ出力端子Ｄｏおよびラッチ回路１３の入力
端子Ｄ１に接続される。ラッチ回路１３は２つのデータ
入力端子ＤＩ、Ｄ２があり、制御端子Ｃ１に入力される
クロック信号ＣＰＣＬＫにより端子Ｄ１に入力されるデ
ータがラッチされ、端子Ｃ２に入力されるクロック信号
５ＣＬＫＩにより端子Ｄ２からの入力データがラッチさ
れる。ラッチ回路１４の入力端子Ｄ１には、ラッチ１３
の出力端子Ｙが接続されており、端子Ｃ１に入力される
クロック信号５ＣＬＫ２によってデータをラッチする。
ラッチ１３の入力端子Ｄ１には同じくラッチ１３の出力
端子Ｙが接続されており、端子Ｃ１に入力されるクロッ
ク信号ＵＰＣＬＫによってデータがラッチされる。
次に、上記テスト回路装置における外部テスト、内部テ
スト、サンプルテストの３種のテスト機能を第１９図を
参照して説明する。なお、同図中の斜線部は任意の状態
を示す。
［Ｉ］内部テスト （１）　キャプチャ セレクト回路１２は制御回路８から制御信号ＬＴ（ロー
レベル）に応答してＤ１入力を選択し、これによってデ
ータ入力端子ＤＩから入力した信号はデータ出力端子Ｄ
ｏに伝搬される。そして、ラッチ１３はクロック信号入
力端子Ｃ１に入力されるキャプチャクロックＣＰＣＬＫ
のタイミングで入力端子Ｄ１すなわちこれが接続されて
いるセレクト回路１２の出力データを取込む。この後ラ
ッチ１４の入力端子Ｃ１にシフトクロック５ＣＬＫ２が
与えられ、このシフトクロック５ＣＬＫ２の入力タイミ
ングでラッチ１３にラッチされたデータがラッチ１４に
伝搬される。
（２）　シフト ２相のノンオーバラップなりロック５ＣＬＫ１と５ＣＬ
Ｋ２によりスキャン入力端子Ｓｌからスキャン出力端子
ＳＯへのシフト動作を行なう。この動作でキャプチャに
おいてラッチ１３ならびに１４に取込んだデータのシフ
トアウトを行ない、またチップ５の外部よりシリアルデ
ータをシフトインしてラッチ１３に保持させる。
（３）　アップデータ シフト動作において、ノンオーバラップな２相のシフト
クロック５ＣＬＫＩならびに５ＣＬＫ２によってスキャ
ン入力端子Ｓｌからシフトインされてきたデータは、ラ
ッチ１３ならびにラッチ１４に保持される。このシフト
インされたデータＳＩをデータ出力端子ＤＯから出力す
るために、制御回路８は制御信号ＬＴをハイレベルにす
る。セレクタ回路１２はこのハイレベルの制御信号ＬＴ
に応答してＤ２入力を選択する。このときデータ出力端
子ＤＯにはラッチ１５が保管しているデータが出力され
ている。この後、制御回路８はラッチ１５の端子Ｃ１に
データ出力クロックＵＰＣＬＫを与えることによって、
ラッチ１５はこのデータ出力クロックＵＰＣＬＫの入力
タイミングでラッチ１３に保持されていたデータＳｌを
取込みデータを更新する。
［■］外部テスト キャプチャ、シフト、アップデータにおける入力ならび
に出力信号は前述の内部テストと同一である。
［■］サンプルテスト （１）キャプチャ サンプル動作においては、通常データの伝搬経路は通常
動作と同等なのでセレクタ回路１２は制御回路８からの
制御信号ＬＴ（ローレベル）に応答してＤ１入力を選択
する。これによってデータ入力端子ＤＩから入力された
信号がデータ出力端子Ｄｏに伝搬される。次に制御回路
８はラッチ１３のクロック信号入力端子Ｃ１にＣＰＣＬ
Ｋを与える。ラッチ１３はこのクロック信号ＣＰＣＬＫ
の入力タイミングで入力端子Ｔ１すなわちこれが接続さ
れているセレクタ回路１２の出力端子のデータを取込む
。この後５ＣＬＫ２を与えることによってラッチ１３に
ラッチされていたデータがラッチ１４に伝搬される。こ
の一連の動作においてデータ入力端子ＤＩからデータ出
力端子ＤＯまでデータを伝搬するとともにそのデータを
ラッチＬ１に保持することができるのであるが、データ
入力端子ＤＩからデータセレクタ端子ＤＯまでの信号は
これによって何の影響も受けていない。
（２）シフト ２相のノンオーバラップなりロック５ＣＬＫＩと５ＣＬ
Ｋ２によりシフト入力端子ＳＩからシフト出力端子ＳＯ
へのシフト動作を行なう。この動作でキャプチャにおい
てラッチ１３に取込んだデータのシフトアウトを行なう
。
（３）アップデータ サンプル動作は通常動作中の回路の信号を成るタイミン
グでサンプリングし、シフト動作によってチップ外部に
出力する動作なので、アップデータ動作は行なわない。
［ＩＶ］通常動作時 第１８図おけるセレクタ回路１２をＤ１端子の選択状態
にしておけば、他の制御信号端子に入力される信号はデ
ータ入力端子ＤＩからデータ出力端子ＤＯまでのデータ
伝搬に何ら影響を与えない。
このため、基本的にはサンプルテストにおける動作と同
じであるが、キャプチャ、シフトともに行なわないため
５ＣＬＫＩ、５ＣＬＫ２．ＣＰＣＬＫ、ＵＰＣＬＫ、Ｓ
ｌ、Ｓｏ端子は固定値にしておく。第１９図ではＬＴ、
５ＣＬＫＩ、５ＣＬＫ２、ＣＰＣＬＫ、をローレベルに
固定し、ＵＰＣＬＫをハイレベルに固定している。
また第２０図は上記バウンダリスキャンレジスタの他の
態様を示す回路図である。同図を参照して、入力端子な
らびにその構成要素は第１８図と同一であるが、その接
続が第１８図と異なる。第１８因においてラッチ１３の
入力はセレクタ回路１２の出力端子に接続されていたが
、第２０図に示したバウンダリスキャンレジスタにおい
てラッチ１３の入力端子はセレクト回路１２を介さずデ
ータ入力端子ＤＩに接続されている。
第２１図は上記第２０図の動作を示すタイミングチャー
トである。
このバウンダリスキャンレジスタの動作はキャプチャ時
、セレクタ回路１２の選択が任意であることの他は第１
８図のものと同様である。
また、第２０図に示されたバウンダリスキャンレジスタ
７はテスト回路自身のテストを考えたとき、シフト動作
（シフトテスト）によってスキャン入力端子ＳＩ〜スキ
ャン出力端子ＳＯ間のバスがテストできる（ラッチ１３
とラッチ１４のシフト機能を含めて行なうことができる
）。また、キャプチャ動作によってデータ入力端子ＤＩ
からラッチ１３までのバスならびにラッチ１３のラッチ
機能が確認できる。さらに、アップデータ動作によって
ラッチ１３の出力端子Ｙからラッチ１５、セレクタ回路
１２を経由してデータ出力端子り。
までのバスならびにセレクタ回路１２ならびにラッチ１
５の機能確認が可能となる。
これら一連の動作によってバウンダリスキャンレジスタ
７のテストを行なうことができる。
［発明が解決しようとする課題］ しかしながら、第１８図に示したバウンダリスキャンレ
ジスタ７はキャプチャ動作時、ラッチ１３にデータがラ
ッチされるのと同時に出力端子ＤＯには、ラッチされる
データがそのまま伝わってしまう。バウンダリスキャン
レジスタ７が回路ブロック６内に埋込まれた出力バッフ
ァに接続された場合、このキャプチャ動作によって多く
の出力バッファの同時変化が起こる。出力バッファの同
時変化は電源電圧の変動に伴なってノイズの発生をもた
らし、テストの誤動作を記憶することとなる。
また、第２０図のバウンダリスキャンレジスタは、バウ
ンダリスキャンレジスタ自身の回路テストを行なうこと
ができる。しかし、データ入力端子ＤＩからデータ出力
端子ＤＯまでのバス、すなわち通常動作時に通常データ
（システムデータ）が伝搬する経路をテストすることは
、これを搭載したチップ全体でシステム動作を行なって
判断する以外に方法がない。しかし、この経路の検査は
重要であり、このようなテスト回路の挿入により故障検
出率を低下させることは避けなければならない。
この発明の目的は回路自身のテストを行なうことができ
、かつ所望の場合以外は出力端子の変化を抑えることを
可能とするテスト回路装置を得ることにある。
［課題を解決するための手段］ 上記目的を達成するためのこの発明によるテスト回路装
置は、プリント基板に搭載される半導体チップ内に 当該半導体チップの動作テスト、他の半導体チップ間と
の接続テスト、およびプリント基板全体の動作テストを
行なうためのテストデータならびに制御信号を生成する
信号生成手段と、半導体チップの周囲に配置される各入
出力端子に接続され、信号生成手段からの制御信号に応
答してテストデータを伝搬するためのバスを構成するテ
ストデータバス構成手段と、 が組込まれ 上記テストデータバス構成手段は半導体チップの入力端
子からの信号を一方の入力とする２入力１出力のデータ
選択手段と、 このデータ選択手段の出力端子に接続され、制御信号に
応答してテストデータを保持あるいは通過させるラッチ
手段と、 バスを介して入力されるテストデータを上記データ選択
手段の他方の入力端子に与えた後に、制御信号に応答し
て隣接するテストデータバス構成手段にシフトアウトす
るシフト手段とを有することを特徴としている。
［発明の作用］ 以上の構成の本発明によれば、信号生成手段がテストデ
ータバス構成手段に制御信号を与えることにより、テス
トデータバス構成手段をデータ選択手段から所望のデー
タを選択し、さらにラッチ手段が所望のデータのみを通
過させることによって、テスト動作時必要なとき以外は
出力端子の状態を保持し、通常動作時には、このラッチ
手段を単なるドライバとして機能させている。
［実施例］ 以下本発明のテスト回路装置を添付図面に従って詳細に
説明する。なお、本発明によるテスト回路装置と従来例
との相違はバウンダリスキャンレジスタ７と制御回路８
であり、その他の部分については同様である。
第１図は本発明にかかるテスト回路装置の制御回路８の
詳細を示すブロック図である。同図を参照して、制御回
路８はテストアクセスポートＴＡＰを通して入力される
テストデータＴＤＩ、テストモード選択信号ＴＭＳ、テ
ストクロックＴＣＫを入力とし、テストデータＴＤＩは
スキャン出力端子ＳＯ，バイパスレジスタ８　ａ　ｓイ
ンストラクションレジスタ８ｂに与えられる。テストモ
ードセレクタ信号ＴＭＳおよびテストクロックＴＣＫは
テストアクセスポートコントローラ（以下ＴＡＰコント
ローラと称する）８ｃに与えられ、ＴＡＰコントローラ
８Ｃはバウンダリスキャンレジスタ７をコントロールす
るための信号ＬＴ、ＳＣＬＫｌ、５ＣＬＫ２．ＣＰＣＬ
Ｋ、ＵＰＣＬＫを生成するとともに、インストラクショ
ンレジスタ８ｂが読取れる信号ｌ５ＣＬＫＩ、ｌ５ＣＬ
Ｋ２゜キャプチャクロックＩＣＰＣＬＫ、データ出力ク
ロツクＩＵＰＣＬＫを生成する。すなわちＴＡＰコント
ローラ８ｃは状態遷移マシンであって、これによりテス
トモードセレクト信号ＴＭＳとテストクロックＴＣＫに
よってＩＥＥＥ　　Ｐ１１４９゜１で決められているシ
ーケンスと同様の状態が作り出される（第２図参照）。
インストラクションレジスタ８ｂは上記ブロックｌ５Ｃ
ＬＫ１．ｌ５ＣＬＫ２．ＩＣＰＣＬＫ、ＩＵＰＣＬＫに
応答してテストデータＴＤＩをマルチプレクサ８ｄおよ
びデコーダ８ｅに与える。またデコーダ８ｅはインスト
ラクションレジスタからのデータ（命令）を解読し、内
部テストならびに外部テスト時と判断した場合にはハイ
レベルの信号を上記ＴＡＰコントローラ８ｃの入力端子
Ｔに与える。またこのデコーダ８ｅはインストラクショ
ンレジスタ８ｂからの命令に応答してマルチプレクサ８
ｆの入力切換制御をする。ＴＡＰコントローラ８ｃは入
力端子Ｔに与えられるデコーダ８ｅからのハイレベルの
信号に応答して各バウンダリスキャンレジスタ７をコン
トロールするための信号を生成する。
上記マルチプレクサ８ｆはバイパスレジスタ８ａから入
力されるテストデータおよびバウンダリスキャンレジス
タ７によるシフトパスを通してスキャン入力端子ＳＩに
入力されるデータを入力とする。そしてデコーダ８ｅか
らの切換信号に応答していずれか一方の信号をマルチプ
レクサ８ｄに与える。マルチプレクサ８ｄはＴＡＰコン
トローラ８ｃからの切換信号に応答してマルチプレクサ
８ｆからのデータ、インストラクションレジスタ８ｂか
らのデータのいずれか一方をラッチ８ｇに与える。ラッ
チ８ｇはＴＡＰコントローラ８ｃがらのテストクロック
ＴＣＫの入力タイミングでマルチプレクサ８ｄからのデ
ータをテストデータ出力端子ＴＤＯに与える。
第２図は上記第１図の制御回路８のシーケンスを示す。
なおこのシーケンスはＩＥＥＥ　　ｐＨ４９，１に示す
シーケンスと同様である。このシーケンスに示される状
態を説明する。
Ｔｅｓｔ−Ｌｏｇ１ｃｍＲｅｓｅｔ テスト論理が使用不能で、システム論理の通常動作が可
能な状態。
Ｒｕｎ−Ｔｅ５ｔ／Ｉｄｌｅ テスト実行中の基本状態であり、スキャン動作中の中間
状態で特定の命令を実行できる。
５ｅｌｅｃｔ−ＤＲ−８ｃａｎ テストデータレジスタ（バウンダリスキャンおよびバイ
パスレジスタ）のスキャンシーケンスを初期化する。
５ｅｌｅｃｔ−ＩＲ−８ｃａｎ インストラクションレジスタのスキャンシーケンスを初
期化する。
Ｃａｐｔｕｒｅ−ＤＲ 応答を捕獲する基本状態であり、実行長の命令によって
選ばれたテストデータレジスタに並列にデータをロード
する。
５ｈｉｆｔ−ＤＲ シフト状態でテストデータレジスタをテストデータ入力
ポートＴＤＩとテストデータ出力ボートＴＤＯの間に接
続し、テストクロックＴＣＫが立上がるごとにデータを
１個ずつデータ出力ボートＴＤＯの方にシフトする。
Ｅｘｌｔｌ−ＤＲ スキャンを終了する。
Ｐａｕｓｅ−ＤＲ テスト入力ボートＴＤＩとテスト出力ボートＴＤｏの間
のシリアルパスにおけるテストデータレジスタのシフト
動作を休止する。
Ｅｘｌｔ２−ＤＲ スキャンを終了する。
Ｌｌｐｄａｔａ−ＤＲ シフトレジスタパスからテストデータレジスタ群の並列
出力にデータをラッチする。
Ｃａｐｔｕｒｅ−ＩＲ インストラクションレジスタに固定パターンを取込む。
Ｓｈｌ　ｇ’Ｌ−１１？ インストラクションレジスタをテストデータ入力ポート
ＴＤＩとテストデータ出カポ−）ＴＤＯの間に接続し、
テストクロックＴ（、Ｋが立上がるごとに、テストデー
タ出力ポートＴＤＯの方へデータをシフトする。
Ｅｘｌｔｌ−ＪＲ スキャンを終了する。
Ｐａｕｓｅ−ＩＲ テストデータ入力ポートＴＤＩとテストデータ出力ポー
トＴＤＯ間のシリアルパスにおけるインストラクション
レジスタのシフト動作を休止する。
Ｅｘｌｔ２−ＩＲ スキャンを終了する。
Ｕｐｄａｉａ−ＩＲ 新しい命令をインストラクションレジスタにロードする
。インストラクションレジスタにシフト入力された命令
はラッチされ、並列に出力される。
ラッチが完了すると命令の実行が始まる。
上記ＴＡＰコントローラ８ｃの詳細を第３図（ａ）〜（
立）に示す。同図を参照して第３図（ａ）の回路と第３
図（ｂ）の回路とはループを構成し、第３図（ｂ）の出
力が第３図（ｄ）〜Ｃ１’）に入力されている。そして
、第３図（ｂ）の回路に与えられるＣ１およびＣ２に与
えられる信号は第３図（Ｃ）に示されるインバータ、デ
イレ−回路、アンドゲートによって作られる。さらに詳
細に説明すれば、第３図（ａ）に示される複数のゲート
回路はテストモードセレクト信号および第３図（ｂ）に
示される複数のラッチ回路からの出力信号Ａ、　Ａ、　
　Ｂ、　　Ｂ、でＩｃＩ百、Ｄを入力とし、複数のアン
ドゲートにより組合わせることにより所定の出力信号Ｎ
Ａ、ＮＢ、ＮＣ，ＮＤを得る。第３図（ｂ）に示す回路
は上記策３図（ａ）に示す回路から入力される信号ＮＡ
、　ＮＢ。
ＮＣ，ＮＤおよび第３図（Ｃ）に示される回路によって
作られた信号Ｃ１，０２を入力とし、複数のラッチ回路
によりこれらの信号に基づてＡＬ。
ＡＬ、　Ａ、　　Ａ、　　ＢＬ、　　ＢＬ、　　Ｂ、　
　Ｂ、　　ＣＬ、　　ＣＬ。
Ｃ９で、ＤＬ、ＤＬ、Ｄ、Ｄなる信号を生成する。
第３図（ｄ）はデコーダ８ｅから与えられる内部テスト
ならびに外部テストのときにハイレベルとなる信号であ
り、ＴおよびＡ、Ｂ、Ｃ，Ｄを入力としセレクタ回路１
２を制御するための信号ＬＴを生成する。以下第３図（
ｅ）〜（りに示す回路によってバウンダリスキャンレジ
スタ７およびインストラクションレジスタ８ｂに与える
ための選択信号ＬＴクロック信号５ＣＬＫＩ、ＣＰＣＬ
Ｋ、ＵＰＣＬＫ、５ＣＬＫ２．ｌ５ＣＬＫＩ、ｌ５ＣＬ
Ｋ２．ＩＣＰＣＬＫ、ＩＵＰＣＬＫを生成する。　第４
図は上記インストラクションレジスタの詳細を示す回路
図である。同図を参照して、インストラクションレジス
タ８ｂは２入力ラッチ８Ｌ１．１入力ラッチ８Ｌ２．１
入力ラッチ８Ｌ３を有し、システムからの状態維持コー
ドがラッチ８Ｌ１のデータ入力Ｄ１に与えられ、これを
キャプチャクロックＩ　ＣＰＣＬＫＩのタイミングでラ
ッチ８Ｌ３に与えた後、ラッチ８Ｌ３の端子Ｔにデータ
出力クロックＩＵＰＣ’Ｋを与えることにより、システ
ムからの状態を維持するコードが出力端子Ｄｏを通して
マルチプレクサ８ｆに出力される。また、テストデータ
ＴＤＩはラッチ８Ｌ１のデータ入力Ｄ２に与えられ、シ
フトクロックｌ５ＣＬＫＩとｌ５ＣＬＫ２の入力に応答
してテストデータＴＤＩがラッチ８Ｌ１から８Ｌ２にシ
フトされ、スキャン出力端子ＳＯを通してマルチ・プレ
クサ８ｆに出力される。
第５図は上記バイパスレジスタの詳細を示す回路図であ
る。同図を参照して、バイパスレジスタ８ａはラッチ８
Ｌ４．８Ｌ５からなり、ラッチ８Ｌ４のデータ入力Ｔ２
に入力されるテストデータＴＤＩをＴＡＰコントローラ
８ｃから与えられるシフトクロック５ＣＬＫＩによりシ
フトさせラッチ８Ｌ５に与える。そして、ラッチ８Ｌ５
のクロック端子Ｔにシフトクロック５ＣＬＫ２を与える
ことによりラッチ８Ｌ５にラッチされたデータがスキャ
ン出力端子ＳＯから出力され、マルチプレクサ８ｆに与
えられる。
第６図はバウンダリスキャンレジスタの詳細を示す回路
図である。第１８図に示したバウンダリスキャンレジス
タとの接続関係における相違は、セレクタ回路１２のデ
ータ入力Ｄ２がラッチ１３の出力端子Ｙに接続され、セ
レクタ回路１２の出力端子Ｙがラッチ１５のデータ入力
ＤＩに接続されている点である。
第７図は上記第６図に用いられるセレクタ回路１２の詳
細を示す回路図である。同図を参照して、データ入力Ｄ
１、Ｄ２に出力される信号はインバータ３０．３１によ
り反転されてそれぞれトランスファゲート３２．３３に
与えられる。このトランスファゲート３２．３３に与え
られた信号はセレクタ端子ＳＥＬに与えられる制御信号
ＬＴを反転したものと反転させないものとにより選択さ
れる。この選択された信号は、インバータ３５により反
転されて出力される。
これにしたがって、通常動作時には、ラッチ１５のクロ
ック入力端子Ｃ１にハイレベルの信号を固定して与える
ようにすれば、ラッチ回路１５は入力端子ＤＩから出力
端子Ｙまで単なる非反転なドライバとして機能させるこ
とができる。
第８図は上記２入力ラッチ回路１３の詳細を示す回路図
である。同図を参照して、ｎチャンネルトランスファゲ
ート３６はクロック入力端子Ｃ１からのクロック信号に
応答して導通し、データ入力端子Ｄ１から入力されるデ
ータをインバータ３８およびインバータ３９からなるフ
リップフロップに与える。またこのフリップフロップの
入力側には上記ゲート３６と同様にゲート３７が接続さ
れ、このゲート３７はクロック入力端子Ｃ２に与えられ
るクロック信号に応答して導通しデータ入力端子Ｄ２か
ら入力されるデータをフリップフロップに与える。フリ
ップフロップの出力側にはインバータ４０が接続され、
このインバータ４０により入力データを反転させないで
出力する。すなわち、データのラッチは端子Ｃ１または
Ｃ２にクロック信号を与え、ｎチャンネルトランスファ
ゲート３６．３７を制御することによって実行される。
したがって、２入力ラッチの場合には、互いにノンオー
バラップな制御信号５ＣＬＫＩ、５ＣＬＫ２をそれぞれ
Ｃ１、Ｃ２を与えることによってデータの競合を抑える
ことができる。
第９図はラッチ１４、ラッチ１５の詳細を示す回路図で
ある。同図を参照して、このラッチ回路は１入力のレシ
オ形であってこのクロック信号入力端子Ｃ１から入力さ
れる信号によってデータ入力端子ＤＩに入力されるデー
タがトランスファゲート４１を介してインバータ４２．
４３からなるフリップフロップに与えられる。これによ
り入力データが保持される。すなわち、データのラッチ
はクロック入力端子Ｃ１にクロック信号を与え、ｎチャ
ンネルトランスファゲート４１を制御することによって
実行される。
上記構成のテスト回路装置における内部テスト、外部テ
スト、サンプルテストにおけるキャプチャ、シフト、ア
ップデータの３種のテスト機能について説明する。この
動作の説明については第１０図のタイミングチャート図
を参照して説明する。なお、同図中斜線部は任意の状態
を示す。
［Ｉ］内部テスト （１）キャプチャ セレクタ回路１２は、制御回路８からの制御信号ＬＴ（
ローレベル）に応答してデータ入力Ｄ１を選択する。デ
ータ入力端子ＤＩから入力された信号はセレクタ回路の
出力端子Ｙからラッチ１５およびラッチ１３に与えられ
る。このときラッチ１５のクロック入力端子Ｃ１にはデ
ータ出力クロックＵＰＣＬＫが与えられていないので、
データ出力端子Ｄｏの出力状態は前のままである。次に
、制御回路８からラッチ１３のクロック入力端子Ｃ１に
キャプチャクロックＣＰＣＬＫを与えることによって、
ラッチ１３の入力端子Ｄ１すなわちこれが接続されてい
るセレクタ回路１２の出力端子のデータが取込まれる。
この後ラッチ１４のクロック入力端子Ｃ１にシフトクロ
ック５ＣＬＫ２を与えることによってラッチ１３にラッ
チされたデータがラッチ１４に伝搬される。
（２）シフト 制御回路８から２相のノンオーバラップなりロック５Ｃ
ＬＫＩと５ＣＬＫ２をラッチ１３のクロック入力端子Ｃ
１およびラッチ１４のクロック入力端子Ｃ１に与えるこ
とによってスキャン入力端子ＳＩからスキャン出力端子
ＳＯへのシフト動作を行なう。この動作でキャプチャに
おいてラッチ１３に取込んだデータのシフトアウトを行
ない、またチップ５の外部からのシリアルデータをシフ
トインしてラッチ１３に保持させる。
（３）データ出力 シフト動作において、ノンオーバラップな２相のクロッ
ク５ＣＬＫＩならびに５ＣＬＫ２によってスキャン入力
端子Ｓｌからシフトインされてきたデータは、ラッチ１
３ならびにラッチ１４に保持される。このデータをデー
タ出力端子ＤＯから出力するために、制御回路８は制御
信号ＬＴをハイレベルにする。セレクタ回路１２はこれ
に応答してデータ入力Ｄ２を選択する。このときデータ
出力端子Ｄｏには、ラッチ１５が保管しているデータが
出力されている。この後、ラッチ１５のクロック入力端
子Ｃ１にデータ出力クロックＵＰＣＬＫを与えることに
よって、ラッチ１３に保管されているデータがラッチ１
５に取込まれ、データが更新される。
［１１］外部テスト 各動作（キャプチャ、シフト、データ出力）における入
力ならびに出力信号は前述の内部テストと同一である。
［ｍｌサンプルテスト （１）キャプチャ サンプル動作については、通常データの伝搬経路は通常
動作と同じである。したがって、制御回路は制御信号Ｌ
Ｔをローレベル、データ出力クロックＵＰＣＬＫをハイ
レベルにしておく。セレクタ回路１２はローレベルの制
御信号ＬＴに応答してデータ入力Ｄ１を選択する。これ
によってデータ入力端子ＤＩから入力された信号はラッ
チ１５を通してデータ出力端子Ｄｏに伝搬される。次に
、ラッチ１３のクロック入力端子Ｃ１にキャプチャクロ
ックＣＰＣＬＫを与えることによって、ラッチ１３の入
力端子Ｄ１すなわちこれが接続されているセレクタ回路
１２の出力端子のデータを取込む。この一連の動作によ
ってデータ入力端子ＤＩからデータ出力端子Ｄｏまでデ
ータを伝搬するとともにそのデータをラッチ１３に保持
することができる。このキャプチャ動作は、通常の動作
とは別個のタイミングで出力されるクロックによって行
なわれるので、データ出力端子ＤＩからデータ出力端子
Ｄｏまでの信号は何の影響も受けていない。
（２）シフト 制御回路８から入力される２相のノンオーバラップなり
ロック５ＣＬＫＩと５ＣＬＫ２によりスキャン入力端子
Ｓｌからスキャン出力端子ＳＯへのシフト動作を行なう
。この動作でキャプチャにおいてラッチ１３に取込んだ
データのシフトアウトが行なわれる。
（３）データ出力 サンプル動作は通常動作中の回路の信号をあるタイミン
グでサンプリングし、シフト動作によってチップ外部に
出力する動作なのでアップデータ動作は行なわない。こ
のために、データ出力クロックＣＰＣＬＫはハイレベル
に設定し、データスルーの状態にしている。
［ＩＶ］通常動作時 制御回路８は制御信号ＬＴ、クロック信号５ＣＬＫＩ、
５ＣＬＫ２、ＣＰＣＬＫ、ＵＰＣＬＫをローレベル６゛
こ設定しておき、セレクタ回路１２にデータ入力Ｄ１を
選択させ、ラッチ１３、ラッチ１４のシフト動作を停止
させ、さらにデータスルーとて機能させることにより、
通常データが伝搬するバスを確保し、通常動作に何ら影
響を与えることはない。
第１１図は本発明の他の実施例を示すブロック図であり
、第１２図はその動作を示すタイミングチャート図であ
る。本実施例は第６図と比較してデータ入力端子ＤＩか
らのデータを取込み、キャプチャ動作をラッチ４５で行
なっている点で相違する。これに伴なって、ラッチ４５
は２入力のラッチ回路、ラッチ４６は１入力のラッチ回
路となっている。この回路の各テスト（内部テスト、外
部テスト、サンプルテスト）の動作時の各機能（キャプ
チャ、シフト、アップデータ）に対する入出力波形を第
１２図に示す。第１１図と比較して、データは直接ラッ
チ４５に取込まれるので、キャプチャの際、クロック５
ＣＬＫ２を必要としない点を除いて同一である。
第１３図はさらに他の実施例を示すブロック図である。
同図を参照して、上記実施例と相違する点は出力端子Ｄ
Ｏにラッチ１５を接続するのに代えてＡＮＤゲート４７
を接続した点である。以上の構成をとることによりラッ
チ１３からのデータによって外部から与えるデータ出力
クロックＵＰＣＬＫを制御することができる。すなわち
、ラッチ１３から出力されるデータがセレクタ回路１２
により選択され、ＡＮＤゲート４７に入力される。
ＡＮＤゲート４７はこのラッチ回路１３から与えられる
データとデータ出力クロックＵＰＣＬＫとのＡＮＤをと
ることにより外部より与えるクロックを制御することが
できるのである。
また第１４図は上記第１３図のＡＮＤゲート４７に代え
てＯＲゲート４８およびＯＲゲート４８の入力端子にイ
ンバータ４９を接続した構成である。このような構成を
とることにより上記第１３図のものと同様に、ラッチ回
路１３のデータによって外部より与えるデータ出力クロ
ックＵＰＣＬＫを制御することができる。
なお、上記実施例においてはラッチ回路として２相のク
ロックを用いるレベルセンシティブなものを例示したが
、エッヂトリガなシフトレジスタ手段を用いたラッチ回
路であってもよい。
［発明の効果］ 本発明のテスト回路装置は、信号生成手段がテストデー
タバス構成手段に制御信号を与えることにより、テスト
バス構成手段のデータ選択手段が所望のデータを選択し
、さらにラッチ手段が所望のデータのみを通過させるこ
とによってデータバス構成手段の出力端子に接続された
出力バッファの同時変化を防ぐことができ、これによっ
てノイズの発生を低減することができる。またテストデ
ータバス構成手段自身のテストを行なうとき、シフトテ
ストによってシフト手段ならびにスキャンイン端子から
スキャンアウト端子までのデータのシフトを検査するこ
とができる。
【図面の簡単な説明】
第１図は本発明にかかる制御回路のブロック図、第２図
は上記第１図の制御回路８のシーケンスを示す図、第３
図（ａ）〜（Ｉりはテストアクセスポートコントローラ
の詳細を示す回路図、第４図はインストラクションレジ
スタの回路図、第５図はバイパスレジスタの回路図、策
６図は本発明にがかるバウンダリスキャンレジスタの詳
細を示す回路図、第７図はセレクタ回路の詳細を示す回
路図、第８図は２入力ラッチ回路の詳細を示す回路図、
第９図は１入力ラッチ回路の詳細を示す回路図、第１０
図は上記第６図に示すバウンダリスキャンレジスタのタ
イミングチャート、第１１図は本発明の他の実施例を示
す回路図、第１２図は第１１図のタイミングチャート、
第１３図および第１４図はさらに他の実施例を示す回路
図、第１５図はバウンダリスキャン設計によってテスト
設計されたボードを示す図、第１６図はチップの詳細を
示すブロック図、第１７図はバウンダリスキャンレジス
タによる３種類のテストを示したブロック図、第１８図
および第２０図は従来のバウンダリスキャンレジスタの
ブロック図、第１９図および第２１図は上記第１８図お
よび第２０図のバウンダリスキャンレジスタのタイミン
グチャート図である。 図において、１はボード、２はデータ入出力端子、３は
スキャン入力端子、４はスキャン出力端子、５はチップ
、６は回路ブロック、７はバウンダリスキャンレジスタ
、８は制御回路、９はチップの入出力端子、１１はスキ
ャンパス、１２はセレクタ回路、１３は２入力ラッチ、
１４および１５は１入力ラッチである。

Claims (1)

  1. 【特許請求の範囲】 プリント基板に搭載される半導体チップ内に当該半導体
    チップの動作テスト、他の半導体チップ間との接続テス
    ト、およびプリント基板全体の動作テストを行なうため
    のテストデータならびに制御信号を生成する信号生成手
    段と、 半導体チップの周囲に配置される各入出力端子に接続さ
    れ、信号生成手段からの制御信号に応答してテストデー
    タを伝搬するためのバスを構成するテストデータバス構
    成手段と、 が組込まれ 上記テストデータバス構成手段は半導体チップの入力端
    子からの信号を一方の入力とする２入力１出力のデータ
    選択手段と、 このデータ選択手段の出力端子に接続され、制御信号に
    応答してテストデータを保持あるいは通過させるラッチ
    手段と、 バスを介して入力されるテストデータを上記データ選択
    手段の他方の入力端子に与えた後に、制御信号に応答し
    て隣接するテストデータバス構成手段にシフトアウトす
    るシフト手段とを有することを特徴とするテスト回路装
    置。
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