JP2768910B2

JP2768910B2 - 半導体集積装置におけるスキャンテスト回路

Info

Publication number: JP2768910B2
Application number: JP7038578A
Authority: JP
Inventors: 賢一藤崎
Original assignee: 日本モトローラ株式会社
Priority date: 1995-02-27
Filing date: 1995-02-27
Publication date: 1998-06-25
Anticipated expiration: 2013-06-25
Also published as: JPH08235896A; US5734660A; KR960032501A; KR100289594B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、故障診断を容易化する
ために半導体集積装置に採用されるスキャンテスト回路
に関する。

【０００２】

【従来技術】現在、ＬＳＩ（Large Scale Integrated C
ircuit）等の半導体集積装置においては、その製品出荷
前に実施される故障診断テストを容易にすべく、かかる
半導体集積装置の構成回路中にテスト容易化回路を付加
するようにした設計手法が採用されている。

【０００３】スキャンパス設計は、かかる設計手法の一
つである。このスキャンパス設計においては、半導体集
積装置の構成回路中に存在する順序回路の全てのメモリ
素子（フリップフロップ等）をその故障診断テスト時に
限り、連結した一連のシフトレジスタとなるように設計
するものである。スキャンパス方式による故障診断テス
トでは、かかるシフトレジスタによるビットシフト動作
を利用して、シリアルにて所望の故障診断用テストデー
タを半導体集積装置の構成回路中に存在する全てのメモ
リ素子各々に供給する。更に、かかるテストデータに基
づいて実際に上記構成回路を動作させた際に、かかるメ
モリ素子各々に記憶保持された内容を、かかるシフトレ
ジスタによるビットシフト動作を利用して、シリアルに
て順次出力出来るようにしたのである。この際、かかる
シフトレジスタによるビットシフト系をスキャンパスと
称する。

【０００４】図１は、図２に示されるが如き、Ｄラッチ
Ｄ１〜Ｄ３、組み合わせ回路網１０及び２０からなる回
路ブロックに、上記スキャンパス設計を適用した場合の
回路構成の一例を示す図である。図１の構成において
は、図２にて示されるＤラッチＤ１〜Ｄ３の各々が、図
３に示されるが如き内部構成からなるスキャンラッチＳ
Ｆ１〜ＳＦ３に変更される。

【０００５】この図３にて示されているスキャンラッチ
は、セレクタＳＬ及びＤラッチＤから構成されており、
その入力端ＳＥに、論理値「０」の信号が供給された場
合には、その入力端Ｄに供給された信号をクロック信号
の供給タイミングに応じて取り込んでこれを記憶保持し
つつ出力端Ｙから出力する一方、その入力端ＳＥに、論
理値「１」の信号が供給された場合には、その入力端Ｄ
Ｓに供給された信号をクロック信号の供給タイミングに
応じて取り込んでこれを記憶保持しつつその出力端Ｙか
ら出力するものである。

【０００６】従って、かかるスキャンラッチを備えた図
１にて示される構成においては、スキャンイネーブル信
号ＳＥＮの論理値が「０」である場合には、上記図２に
て示される回路構成と同一機能となるが、このスキャン
イネーブル信号の論理値が「１」ある場合には、スキャ
ンラッチＳＦ１、ＳＦ２及びＳＦ３夫々が連結したシフ
トレジスタとして動作するようになる。この際、かかる
シフトレジスタは、スキャンインＳＩＮから、テストデ
ータのシリアル入力を行い、かつスキャンアウトＳＯＵ
Ｔから、スキャンラッチＳＦ１、ＳＦ２及びＳＦ３各々
に記憶されているデータをシリアル出力するというスキ
ャンパスを形成するのである。

【０００７】次に、上述の如きスキャンパス設計が施さ
れた回路ブロックを備えたＬＳＩに対して実施される故
障診断テストの手順について述べる。図４は、かかる故
障診断テストを実施する際の構成を示す図である。尚、
図４において、故障診断テスト対象となるＬＳＩ２００
の内部には、上記図１に示されるが如きスキャンパス設
計が施された回路ブロックが形成されているものとす
る。この際、かかる回路ブロックにおける各入力及び出
力信号は、ＬＳＩ２００のパッケージピンを介して、Ｌ
ＳＩテスタ２５０に接続されている。

【０００８】かかる構成において、先ず、ＬＳＩテスタ
２５０は、論理値「１」のスキャンイネーブル信号と共
に、故障診断用テストデータをスキャンインデータとし
てＬＳＩ２００に供給する。かかる動作に応じて、上記
故障診断用テストデータは、図１に示されるが如き回路
ブロック中のスキャンラッチＳＦ１、ＳＦ２、ＳＦ３の
順にシフト伝送されつつ各々に供給される（スキャンイ
ンモード）。

【０００９】次に、ＬＳＩテスタ２５０は、論理値
「０」のスキャンイネーブル信号をかかる回路ブロック
に供給する。かかる動作に応じて、上記スキャンインモ
ード動作にて設定されたスキャンラッチＳＦ１、ＳＦ
２、ＳＦ３の記憶内容を初期値として、上記回路ブロッ
ク本来の回路動作が実施される（ＲＵＮモード）。次
に、ＬＳＩテスタ２５０は、再び論理値「１」のスキャ
ンイネーブル信号をかかる回路ブロックに供給する。か
かる動作に応じて、上記ＲＵＮモード動作による動作結
果として、スキャンラッチＳＦ１〜ＳＦ３各々の記憶内
容が、スキャンラッチＳＦ３、ＳＦ２、ＳＦ１の順にシ
フト伝送されつつスキャンアウト出力される（スキャン
アウトモード）。

【００１０】次に、ＬＳＩテスタ２５０は、このスキャ
ンアウト出力されたデータ値と、予測期待値とを比較し
て、これらが互いに不一致となった場合に、この回路ブ
ロックが故障していると判定する。尚、上記故障診断用
テストデータ及びその予測期待値は、上記回路ブロック
の設計段階において、予め生成されているものとする。

【００１１】以上の如く、図２にて示されるが如き回路
構成の回路ブロック中に、図１にて示されるが如きスキ
ャンパス設計を施すことにより、入力信号ＩＮ₁及びＩ
Ｎ₂を用いることなく、かつ組合せ回路網１０の論理構
成を考慮せずに、故障診断用テストデータを直接、順序
回路中の全てのＤラッチに供給することが出来るように
なる。更に、かかるテストデータに基づいて実際に上記
回路ブロックを動作させた際に、各Ｄラッチに記憶保持
された内容を組合せ回路網２０及び出力信号Ｏを介さず
とも、直接モニタすることが出来るのである。

【００１２】よって、この際、上記順序回路を疑似的に
組み合せ回路と考えて故障テストすることが出来るの
で、故障診断用テストデータの生成及びかかるテストデ
ータに基づいた故障診断テストを容易に為されるように
なるのである。しかしながら、上述した如きスキャンパ
ス方式を採用すると、その故障診断テスト実施のためだ
けに、スキャンイン、スキャンイネーブル、及びスキャ
ンアウト用入力及び出力ピンをＬＳＩに用意しなければ
ならない。この際、ＬＳＩ自体が保有する総ピン数には
限度があるため、本来、ＬＳＩに形成されるべき構成回
路が使用するパッケージピン数が多いと、上記スキャン
テスト用ピンを設けることが出来なくなるという問題が
発生した。

【００１３】特に、冗長的に同一機能の回路ブロックを
複数形成して、かつこれら複数の回路ブロック各々に対
して個別に故障判定を行えるようにスキャン設計を施し
ておき、その故障診断テスト時に故障無しと判定された
回路ブロックのみを選択的に使用できるような回路構成
とすることにより歩留まりを上げるように為された半導
体集積装置においては、上記スキャンイン及びスキャン
アウト用ピンの他に、かかる回路ブロックの数だけスキ
ャンイネーブル用の入力ピンを設ける必要があるので、
スキャンパス方式を適用することが出来なくなるのであ
る。

【００１４】

【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、スキャンテスト用に
設けるパッケージピン数を少なくした半導体集積装置に
おけるスキャンテスト回路を提供することを目的とす
る。

【００１５】

【課題を解決するための手段】本発明による半導体集積
装置におけるスキャンテスト回路は、イネーブル信号に
応じてスキャンイン信号をクロック信号毎に順次シフト
しつつ取り込んで記憶保持する一方、記憶保持された内
容を前記クロック信号毎に順次シフトしつつスキャンア
ウトするスキャンラッチを有する回路ブロックを備えた
半導体集積装置におけるスキャンテスト回路であって、
スキャンモードを指定するスキャンモードタイプ情報及
び故障診断用テストデータとしてのスキャンインデータ
各々がシリアルにて連結してなる信号をスキャンメッセ
ージ信号として入力する一方、出力制御信号に応じて前
記スキャンアウトされた信号を前記スキャンメッセージ
信号として出力するスキャンメッセージ入出力手段と、
前記スキャンメッセージ信号から前記スキャンモードタ
イプ情報を分離抽出すると共に、前記スキャンメッセー
ジ信号から前記スキャンインデータを分離抽出してこれ
を前記スキャンイン信号とするメッセージ分離手段と、
前記スキャンモードタイプ情報がスキャンインモードで
ある場合は前記回路ブロックに前記イネーブル信号を供
給する一方、前記スキャンモードタイプ情報がスキャン
アウトモードである場合には前記回路ブロックに前記イ
ネーブル信号を供給すると共に前記スキャンメッセージ
入出力手段に前記出力制御信号を供給するモードデコー
ダとを有する。

【００１６】

【発明の作用】実施すべきスキャンモードを指定するス
キャンモードタイプ情報、及び故障診断用テストデータ
としてのスキャンインデータ各々がシリアルにて連結し
てなる信号をスキャンメッセージ信号として入力し、こ
のスキャンメッセージ信号から上記スキャンモードタイ
プ情報及びスキャンインデータ各々を分離抽出する。こ
の際、かかるスキャンモードタイプ情報がスキャンイン
モードである場合には、該当する回路ブロックにイネー
ブル信号を供給して上記スキャンインデータをこの回路
ブロック内部に形成されているスキャンラッチに記憶保
持せしめる。一方、上記スキャンモードタイプ情報がス
キャンアウトモードである場合には、該当する回路ブロ
ックにイネーブル信号を供給して、かかる回路ブロック
内部に形成されているスキャンラッチ各々に記憶保持さ
れている内容をスキャンアウトせしめてこれをスキャン
メッセージ信号として出力する。

【００１７】

【実施例】図５は、本発明によるスキャンテスト回路を
備えたＬＳＩ２００’、及びこのＬＳＩ２００’に対し
て故障診断テストを実施するＬＳＩテスタ２５０’を示
す図である。図５において、ＬＳＩテスタ２５０’は、
所定周波数のスキャンテスト用クロック信号をＬＳＩ２
００’に供給する。この際、かかるＬＳＩテスタ２５
０’及びＬＳＩ２００’の各々は、１ビットシリアルで
ありかつ双方向のスキャンメッセージ信号により、故障
診断テストとしてのスキャンテストを遂行する。

【００１８】図６は、かかるスキャンメッセージ信号の
信号フォーマットの一例を示す図である。図６におい
て、スキャンメッセージ信号ａは、ＬＳＩテスタ２５
０’からＬＳＩ２００’に送出される信号である。かか
るスキャンメッセージ信号ａにおけるスキャンメッセー
ジビットの先頭ビット０には、このスキャンメッセージ
信号ａの開始位置を示す論理値「１」のスタートビット
ＳＴが割り当てられている。又、そのスキャンメッセー
ジビット１〜３には、実施すべきスキャンテストモード
がスキャンインモード、ＲＵＮモード、スキャンアウト
モードのいずれであるかを示す情報、及びスキャンイン
又はスキャンアウト動作対象となる回路ブロックを指定
する情報がスキャンモードタイプとして割り当てられて
いる。又、そのスキャンメッセージビット４〜１１に
は、上記スキャンモードタイプにて指定された回路ブロ
ックに供給すべきテストクロック信号のクロック数を指
定する情報が割り当てられている。更に、そのスキャン
メッセージビット１２〜２６７には、上記回路ブロック
に供給すべき故障診断用テストデータがスキャンインデ
ータとして割り当てられる。尚、かかるスキャンインデ
ータは、上記スキャンモードタイプにて指定されたスキ
ャンテストモードがスキャンインモードである場合のみ
に上記ビット１２〜２６７内に割り当てられるものであ
り、そのデータ長は可変長である。

【００１９】一方、図６におけるスキャンメッセージ信
号ｂは、ＬＳＩ２００’からＬＳＩテスタ２５０’に送
出される信号である。この際、かかるスキャンメッセー
ジ信号ｂは、ＬＳＩ２００’の回路ブロックからシリア
ル送出されたスキャンアウトデータを示すものである。
このスキャンメッセージ信号ｂは、ＬＳＩテスタ２５
０’から、スキャンモードタイプがスキャンアウトモー
ドとなっているスキャンメッセージ信号ａが送出されて
きた場合に、これに応じてＬＳＩ２００’からＬＳＩテ
スタ２５０’へ送出されるものである。

【００２０】図７は、本発明によるスキャンテスト回路
としてのスキャンテストコントローラ３００を備えたＬ
ＳＩ２００’の内部構成の一例を示す図である。尚、か
かる図７にて示されるＬＳＩ２００’においては、その
構成回路として３つの回路ブロック１０１、１０２及び
１０３が存在するものとし、更に、これら回路ブロック
の各々には、図１に示されるが如きスキャンパス設計が
施されているものとする。又、この図７にて示される実
施例においては、スキャンテストを司るための信号のみ
が記載されており、この際、回路ブロック１０１、１０
２及び１０３各々から入力及び出力される信号、及びこ
れらをＬＳＩ２００’の外部にインターフェースするた
めのパッケージピンについては、その記載を省略してあ
る。尚、これら回路ブロックに記載されている入力端Ｓ
ＥＮ、入力端ＳＩＮ、入力端ＳＣＬＫ、及び出力端ＳＯ
ＵＴは、夫々、図１に示されているスキャンイネーブル
信号、スキャンイン、スキャンテスト用クロック信号、
及びスキャンアウトに相当するものである。

【００２１】図７において、ＬＳＩテスタ２５０’から
供給された図６にて示されるが如きスキャンメッセージ
信号ａは、ＬＳＩ２００’のスキャンテスト用双方向パ
ッケージピン２０１を介してシリアルにてスキャンテス
トコントローラ３００に供給される。一方、スキャンテ
ストコントローラ３００から出力された図６にて示され
るが如きスキャンメッセージ信号ｂは、上記スキャンテ
スト用双方向パッケージピン２０１を介してシリアルに
てＬＳＩテスタ２５０’に送出される。ＬＳＩテスタ２
５０’から供給された所定周波数のスキャンテスト用ク
ロック信号は、ＬＳＩ２００’のパッケージピン２０２
を介してスキャンテストコントローラ３００に供給され
る。

【００２２】図８は、かかるスキャンテストコントロー
ラ３００の内部構成の一例を示す図である。スキャンテ
ストコントローラ３００の双方向バッファ３０１は、上
記スキャンテスト用双方向パッケージピン２０１を介し
てシリアルにて供給されてくる図６に示されるが如きス
キャンメッセージ信号ａをメッセージ分離回路３０２に
供給する。

【００２３】メッセージ分離回路３０２は、かかるスキ
ャンメッセージ信号ａから、図６に示されているスキャ
ンモードタイプ情報、指定クロック数情報、及びスキャ
ンインデータの各々を分離抽出する。この際、メッセー
ジ分離回路３０２は、この分離抽出したスキャンモード
タイプ情報に対応したスキャンモードタイプ情報信号を
モードデコーダ３０３に供給する。又、メッセージ分離
回路３０２は、この分離抽出したスキャンインデータに
対応したスキャンインデータ信号をシリアルのまま図７
に示されている回路ブロック１０１〜１０３各々の入力
端ＳＩＮに供給する。更に、メッセージ分離回路３０２
は、この分離抽出した指定クロック数情報にて指定され
たクロック数の分だけテストクロック信号を発生してこ
れを回路ブロック１０１〜１０３各々の入力端ＳＣＬＫ
に供給する。

【００２４】図９は、かかるメッセージ分離回路３０２
の内部構成の一例を示す図である。図９において、８ビ
ットシフト・ロードレジスタ３１は、上記Ｄフリップフ
ロップ３２から論理値「０」の信号が供給されている場
合には８ビットシフトレジスタとして機能し、この際、
上記スキャンメッセージ信号ａをクロック信号のタイミ
ングにて順次取り込んで、これを８ビットシフトさせつ
つ次段の３ビットシフトレジスタ３３にシリアル供給す
る。一方、かかる８ビットシフト・ロードレジスタ３１
は、Ｄフリップフロップ３２から論理値「１」の信号が
供給されている場合には８ビットロードレジスタとして
機能し、この際、後述するデクリメンタ３４から供給さ
れた８ビット分のデクリメントデータ信号を上記クロッ
ク信号のタイミングにてパラレルに取り込みこれをデク
リメンタ３４に供給する。

【００２５】デクリメンタ３４は、上記８ビットシフト
・ロードレジスタ３１から供給された８ビットデータ信
号の値から１を減算してこの減算値に対応したデクリメ
ントデータ信号をかかる８ビットシフト・ロードレジス
タ３１及び０判定回路３５に供給する。つまり、８ビッ
トシフト・ロードレジスタ３１及びデクリメンタ３４か
らなる構成は、Ｄフリップフロップ３２から論理値
「０」の信号が供給されている場合には８ビットのシフ
トレジスタとして動作する一方、かかるＤフリップフロ
ップ３２から論理値「１」の信号が供給されている場合
には、上記シフトレジスタ動作にて最終的に記憶された
８ビットの内容を初期値としたダウンカウンタとして動
作するのである。

【００２６】０判定回路３５は、Ｄフリップフロップ３
２から論理値「１」の信号が供給されている場合にの
み、上記デクリメンタ３４から供給されてくるデクリメ
ントデータ信号の値が０であるか否かの判定を行い、か
かるデクリメントデータ信号の値が０であると判定され
た場合にのみリセットパルス信号を発生してこれをＤフ
リップフロップ３２及び３ビットシフトレジスタ３３の
各々に供給する。つまり、０判定回路３５は、８ビット
シフト・ロードレジスタ３１及びデクリメンタ３４によ
るダウンカウント動作により、そのダウンカウント値が
０になった場合にのみ上記リセットパルス信号を発生し
てこれをＤフリップフロップ３２及び３ビットシフトレ
ジスタ３３の各々に供給するのである。

【００２７】アンドゲート３６は、上記Ｄフリップフロ
ップ３２から論理値「０」の信号が供給されている場合
には、上記クロック信号をＤフリップフロップ３２及び
３ビットシフトレジスタ３３の各々に供給する一方、か
かるＤフリップフロップ３２から論理値「１」の信号が
供給されている場合には、上記クロック信号の供給を停
止する。

【００２８】３ビットシフトレジスタ３３は、シフト接
続された３つのＤフリップフロップから構成されてい
る。かかる３ビットシフトレジスタ３３は、アンドゲー
ト３６を介してクロック信号が供給されている場合に
は、上記８ビットシフト・ロードレジスタ３１からシリ
アル供給されてくる信号をかかるクロック信号のタイミ
ングにて３ビットシフトさせつつこれをＤフリップフロ
ップ３２に供給する。尚、３ビットシフトレジスタ３３
は、かかるアンドゲート３６からクロック信号が供給さ
れてこない場合にはそのシフト動作を停止して、この
際、各Ｄフリップフロップに記憶保持されている３ビッ
ト分の信号を出力バッファ３７に供給する。又、これら
Ｄフリップフロップに記憶保持されている内容は、０判
定回路３５からリセットパルス信号が供給された場合に
オール「０」にリセットされる。

【００２９】Ｄフリップフロップ３２は、アンドゲート
３６を介してクロック信号が供給されている場合には、
上記３ビットシフトレジスタ３３からシリアル供給され
てくる信号をかかるクロック信号のタイミングにて取り
込みこれを上記８ビットシフト・ロードレジスタ３１、
０判定回路３５、アンドゲート３６、出力バッファ３７
〜３９の各々に供給する。尚、かかるＤフリップフロッ
プ３２に記憶保持されている内容は、０判定回路３５か
らリセットパルス信号が供給された場合に「０」にリセ
ットされる。

【００３０】出力バッファ３７は、かかるＤフリップフ
ロップ３２から論理値「１」の信号が供給されている期
間にのみ、上記３ビットシフトレジスタ３３から供給さ
れた３ビットの信号をスキャンモードタイプ情報信号と
してモードデコーダ３０３に供給する。出力バッファ３
８は、かかるＤフリップフロップ３２から論理値「１」
の信号が供給されている期間にのみ、スキャンメッセー
ジ信号ａをスキャンインデータ信号として図７に示され
ている回路ブロック１０１〜１０３各々の入力端ＳＩＮ
に供給する。出力バッファ３９は、かかるＤフリップフ
ロップ３２から論理値「１」の信号が供給されている期
間にのみ、上記クロック信号をテストクロック信号とし
て回路ブロック１０１〜１０３各々の入力端ＳＣＬＫに
供給する。

【００３１】以上の如く、かかる図９にて示されるが如
き構成からなるメッセージ分離回路３０２においては、
８ビットシフト・ロードレジスタ３１、３ビットシフト
レジスタ３３及びＤフリップフロップ３２なる構成によ
り、図６にて示されるスキャンメッセージ信号ａのビッ
ト０〜１１を順次シフトしつつ取り込む。この際、Ｄフ
リップフロップ３２に論理値「１」のスタートビットＳ
Ｔが取り込まれた時点にて、アンドゲート３６からのク
ロック信号の供給が停止して、３ビットシフトレジスタ
３３及びＤフリップフロップ３２によるシフト動作が停
止する。よって、かかる時点において３ビットシフトレ
ジスタ３３に記憶されている内容は、図６にて示される
スキャンメッセージ信号ａのビット１〜３、すなわちス
キャンモードタイプ情報となり、一方、８ビットシフト
・ロードレジスタ３１に記憶されている内容は、図６に
て示されるスキャンメッセージ信号ａのビット４〜１
１、すなわち指定クロック数情報となるのである。又、
この際、８ビットシフト・ロードレジスタ３１及びデク
リメンタ３４は、８ビットシフトレジスタとしての機能
から、８ビットダウンカウンタとしての機能に切り替わ
り、上記指定クロック数情報が示すクロック数を初期値
としたダウンカウント動作を行う。このダウンカウント
動作によりカウント値が０になった場合に３ビットシフ
トレジスタ３３及びＤフリップフロップ３２の記憶内容
がリセットされて０になる。

【００３２】つまり、Ｄフリップフロップ３２に論理値
「１」のスタートビットＳＴが取り込まれてから、上記
指定クロック数情報が示すクロック数の分だけ上記クロ
ック信号が供給されるまでの期間に亘り、Ｄフリップフ
ロップ３２は、論理値「１」の信号を出力バッファ３７
〜３９の各々に供給しつづけるのである。よって、この
期間中においてのみ、上記３ビットシフトレジスタ３３
に記憶されているスキャンモードタイプ情報信号が出力
バッファ３７を介してモードデコーダ３０３に供給され
るのである。又、かかる期間中においてのみ出力バッフ
ァ３８が出力イネーブル状態となるので、図６にて示さ
れるスキャンメッセージ信号ａ中のビット１２以降の情
報、すなわちスキャンインデータが、この出力バッファ
３８を介して図７に示されている回路ブロック１０１〜
１０３各々の入力端ＳＩＮに供給されるのである。更
に、上記の期間中においてのみ出力バッファ３９が出力
イネーブル状態となるので、上記指定クロック数情報が
示すクロック数の分だけテストクロック信号が、回路ブ
ロック１０１〜１０３各々の入力端ＳＣＬＫに供給され
るのである。

【００３３】モードデコーダ３０３は、かかるメッセー
ジ分離回路３０２から供給されたスキャンモードタイプ
情報信号、すなわち図６に示されているスキャンメッセ
ージビット１〜３に応じて、実施すべきスキャンテスト
モード及びスキャン動作対象となる回路ブロック各々を
解読し、この解読に応じた出力制御信号、及びイネーブ
ル信号１〜３を出力する。

【００３４】図１０は、かかるモードデコーダ３０３の
動作を示す真理値表の一例である。この際、モードデコ
ーダ３０３から出力された出力制御信号は、双方向バッ
ファ３０１の出力制御端に供給される。一方、かかるモ
ードデコーダ３０３から出力されたイネーブル信号１
は、図７にて示される回路ブロック１０１の入力端ＳＥ
Ｎに供給される。又、モードデコーダ３０３から出力さ
れたイネーブル信号２は、回路ブロック１０２の入力端
ＳＥＮに供給される。又、モードデコーダ３０３から出
力されたイネーブル信号３は、回路ブロック１０３の入
力端ＳＥＮに供給される。

【００３５】ここで、かかる図７にて示される回路ブロ
ック１０１〜１０３各々の出力端ＳＯＵＴから出力され
たスキャンアウト信号１〜３は、図８に示されるが如き
スキャンテストコントローラ３００の論理和回路３０５
に供給される。論理和回路３０５は、かかるスキャンア
ウト信号１〜３の論理和出力を上述した如きスキャンメ
ッセージ信号ｂとして、双方向バッファ３０１の出力信
号入力端に供給する。

【００３６】双方向バッファ３０１は、上記モードデコ
ーダ３０３から論理値「０」の出力制御信号が供給され
た場合は、図７にて示されるスキャンテスト用双方向パ
ッケージピン２０１を介して入力されてくるスキャンメ
ッセージ信号ａを取り込んでこれをメッセージ分離回路
３０２に供給する一方、上記モードデコーダ３０３から
論理値「１」の出力制御信号が供給された場合は、上記
論理和回路３０５から供給されてくるスキャンメッセー
ジ信号ｂを図７にて示されるスキャンテスト用双方向パ
ッケージピン２０１を介して出力する。

【００３７】次に、以上の如き図５〜図１０にて示され
る構成にて実施されるスキャンテスト動作の一例につい
て述べる。尚、かかる実施例においては、図７にて示さ
れる回路ブロック１０１〜１０３の内、回路ブロック１
０１のみに対してスキャンテストを行うものとし、この
際、かかる回路ブロック１０１の構成は、前述した図１
の回路構成であるものとする。

【００３８】先ず、ＬＳＩテスタ２５０’は、ＬＳＩ２
００’内の回路ブロック１０１に対してスキャンインモ
ードを実施するにあたり、図１１にて示されるスキャン
メッセージ信号ａをビット０〜１４の順にシリアルにて
ＬＳＩ２００’に送出する。この際、かかるスキャンメ
ッセージ信号ａは、ＬＳＩ２００’に設けられているス
キャンテスト用双方向パッケージピン２０１、及び双方
向バッファ３０１を介してメッセージ分離回路３０２に
供給される。メッセージ分離回路３０２は、かかるスキ
ャンメッセージ信号ａにおける論理値「１」の先頭ビッ
ト０に応じて、かかる図１１にて示されるスキャンメッ
セージ信号ａ中のメッセージビット１〜３における
「０、１、０」を抽出してこれをスキャンモードタイプ
情報信号としてモードデコーダ３０３に供給する。

【００３９】モードデコーダ３０３は、この「０、１、
０」なるスキャンモードタイプ情報信号の供給に応じて
図１０に示されるが如き出力を行う。つまり、モードデ
コーダ３０３は、論理値「１」のイネーブル信号１を回
路ブロック１０１の入力端ＳＥＮに供給すると共に、論
理値「０」のイネーブル信号２及び３を回路ブロック１
０２及び１０３夫々の入力端ＳＥＮに供給するのであ
る。かかる動作に応じて、回路ブロック１０１〜１０３
の内、回路ブロック１０１のみが、その内部に形成され
ているスキャンラッチＳＦ１〜ＳＦ３がシフトレジスタ
構成、すなわちスキャンパスを形成する。

【００４０】又、上記メッセージ分離回路３０２は、か
かる図１１にて示されるスキャンメッセージ信号ａ中の
メッセージビット４〜１１における「０、０、０、０、
０、０、１、１」を抽出し、この分離抽出した指定クロ
ック数情報にて指定されたクロック数、すなわち３クロ
ック分だけテストクロック信号を発生してこれを回路ブ
ロック１０１〜１０３各々の入力端ＳＣＬＫに供給す
る。この際、スキャンインモード時における上記指定ク
ロック数とは、構成回路中に存在するスキャンラッチの
段数に対応したものである。かかるテストクロック信号
の供給と同時に、メッセージ分離回路３０２は、図１１
にて示されるスキャンメッセージ信号ａ中のメッセージ
ビット１２〜１４における「１、０、１」をスキャンイ
ンデータとして、これを順次シリアルにて回路ブロック
１０１の入力端ＳＩＮに供給する。かかる動作に応じ
て、回路ブロック１０１の内部に形成されているスキャ
ンラッチＳＦ１〜ＳＦ３各々は、上記「１、０、１」な
るスキャンインデータを供給クロック信号のタイミング
毎に順次シフトしつつこれを記憶保持して行く。この
際、かかる供給クロック信号のクロック数は上述の如く
３クロックであるので、最終的に、スキャンラッチＳＦ
１には論理値「１」の信号、スキャンラッチＳＦ２には
論理値「０」の信号、及びスキャンラッチＳＦ３には論
理値「１」の信号が記憶保持されることになる（スキャ
ンインモード）。

【００４１】次に、ＬＳＩテスタ２５０’は、ＬＳＩ２
００’内の回路ブロック１０１に対してＲＵＮモードを
実施するにあたり、図１２にて示されているスキャンメ
ッセージ信号ａをシリアルにてかかるＬＳＩ２００’に
送出する。この際、メッセージ分離回路３０２は、かか
るスキャンメッセージ信号ａにおける論理値「１」の先
頭ビット０に応じて、かかる図１２にて示されるスキャ
ンメッセージ信号ａ中のメッセージビット１〜３、すな
わち「０、０、０」を抽出してこれをスキャンモードタ
イプ情報信号としてモードデコーダ３０３に供給する。
モードデコーダ３０３は、かかる「０、０、０」の如き
スキャンモードタイプ情報信号の供給に応じて図１０に
示されるが如き出力を行う。つまり、モードデコーダ３
０３は、論理値「０」のイネーブル信号１〜３を回路ブ
ロック１０１〜１０３夫々の入力端ＳＥＮに供給するの
である。かかる動作に応じて、回路ブロック１０１〜１
０３各々に含まれている全てのスキャンラッチは、本来
のＤラッチ構成となる。つまり、上述したスキャンイン
モードにて、その内部に形成されているスキャンラッチ
ＳＦ１〜ＳＦ３がシフトレジスタ構成となっている回路
ブロック１０１は、そのシフトレジスタ構成が解除され
て、本来あるべき図２にて示されるが如き構成と同一機
能を有する回路になるのである。又、上記メッセージ分
離回路３０２は、かかる図１２にて示されるスキャンメ
ッセージ信号ａ中のメッセージビット４〜１１における
「０、０、０、０、０、０、０、１」を抽出し、この分
離抽出した指定クロック数情報にて指定されたクロック
数、すなわち１クロック分だけテストクロック信号を発
生してこれを回路ブロック１０１〜１０３各々の入力端
ＳＣＬＫに供給する。この際、上述したスキャンインモ
ードの実施により、上記スキャンラッチＳＦ１には論理
値「１」、スキャンラッチＳＦ２には論理値「０」、及
びスキャンラッチＳＦ３には論理値「１」の信号が夫々
記憶保持されている。すなわち、かかる動作に応じて、
回路ブロック１０１は、かかるスキャンラッチＳＦ１〜
ＳＦ３の記憶保持状態を初期状態として１クロック分の
回路動作を実行するのである（ＲＵＮモード）。

【００４２】次に、ＬＳＩテスタ２５０’は、ＬＳＩ２
００’内の回路ブロック１０１に対してスキャンアウト
モードを実施するにあたり、図１３にて示されているス
キャンメッセージ信号ａをシリアルにてかかるＬＳＩ２
００’に送出する。この際、スキャンテスト回路３００
内のメッセージ分離回路３０２は、かかる図１３にて示
されるスキャンメッセージ信号ａ中のメッセージビット
１〜３、すなわち「０、１、１」を分離抽出してこれを
スキャンモードタイプ情報信号としてモードデコーダ３
０３に供給する。モードデコーダ３０３は、かかる
「０、１、１」の如きスキャンモードタイプ情報信号の
供給に応じて図１０に示されるが如き出力を行う。つま
り、モードデコーダ３０３は、論理値「１」のイネーブ
ル信号１を回路ブロック１０１の入力端ＳＥＮに供給す
ると共に、論理値「０」のイネーブル信号２及び３を回
路ブロック１０２及び１０３夫々の入力端ＳＥＮに供給
するのである。かかる動作に応じて、回路ブロック１０
１〜１０３の内、回路ブロック１０１のみが、その内部
に形成されているスキャンラッチＳＦ１〜ＳＦ３がシフ
トレジスタ構成、すなわちスキャンパスを形成する。
又、上記メッセージ分離回路３０２は、かかる図１３に
示されているスキャンメッセージ信号ａ中のメッセージ
ビット４〜１１における「０、０、０、０、０、０、
１、１」を分離抽出してこの指定クロック数情報にて指
定されたクロック数、すなわち３クロック分だけテスト
クロック信号を発生してこれを回路ブロック１０１〜１
０３各々の入力端ＳＣＬＫに供給する。かかる動作に応
じて、回路ブロック１０１の内部に形成されているスキ
ャンラッチＳＦ１〜ＳＦ３各々は、上述したＲＵＮモー
ドにて実行された回路動作に応じて記憶保持された記憶
内容を、順次シフトしつつこれをスキャンアウト信号１
としてスキャンテストコントローラ３００に送出する。

【００４３】これと同時に、かかるスキャンテストコン
トローラ３００内のモードデコーダ３０３は、上記図１
３に示されている「０、１、１」の如きスキャンモード
タイプ情報信号の供給に応じて、論理値「１」の出力制
御信号を双方向バッファ３０１の出力制御端に供給す
る。かかる動作に応じて、上記回路ブロック１０１から
送出されたスキャンアウト信号１は、図１３にて示され
るが如きスキャンメッセージ信号ｂとして、図８に示さ
れる論理和回路３０５、双方向バッファ３０１及びＬＳ
Ｉ２００’のスキャンテスト用双方向パッケージピン２
０１を介してＬＳＩテスタ２５０’に送出されるのであ
る（スキャンアウトモード）。

【００４４】ここで、ＬＳＩテスタ２５０’は、このス
キャンメッセージ信号ｂとして供給されたスキャンアウ
ト信号と、所定の予測期待値とを比較して、これらが互
いに不一致となった場合のみに回路ブロック１０１が故
障していると判定するのである。

【００４５】

【発明の効果】上記したことから明らかな如く、本発明
による半導体集積装置におけるスキャンテスト回路は、
実施すべきスキャンモードを指定するスキャンモードタ
イプ情報、及び故障診断用テストデータとしてのスキャ
ンインデータ各々がシリアルにて連結してなる信号をス
キャンメッセージ信号とし、このスキャンメッセージ信
号から上記スキャンモードタイプ情報及びスキャンイン
データ各々を分離抽出する。この際、かかるスキャンモ
ードタイプ情報がスキャンインモードである場合には、
該当する回路ブロックにイネーブル信号を供給して上記
スキャンインデータをこの回路ブロック内部に形成され
ているスキャンラッチに記憶保持せしめる。一方、上記
スキャンモードタイプ情報がスキャンアウトモードであ
る場合には、該当する回路ブロックにイネーブル信号を
供給して、かかる回路ブロック内部に形成されているス
キャンラッチ各々に記憶保持されている内容をスキャン
アウトせしめてこれを上記スキャンメッセージ信号とし
て出力する構成となっている。

【００４６】すなわち、かかるスキャンテスト回路にお
いては、１ビットの双方向スキャンメッセージ信号によ
って、スキャンモード設定のみならずスキャンイン及び
スキャンアウトデータの入出力をも司るようにしている
のである。よって、本発明によれば、スキャンテストを
実施するために必要となる半導体集積装置に設けるパッ
ケージピンが１ピンで済むことになり、スキャンパス方
式を適用したことによる半導体集積装置のピンネックが
解消されて好ましいのである。

【図面の簡単な説明】

【図１】スキャンパス設計を適用した場合の回路構成の
一例を示す図である。

【図２】半導体集積装置に形成される回路ブロックの一
例を示す図である。

【図３】スキャンラッチＳＦ１〜ＳＦ３の内部構成を示
す図である。

【図４】従来のスキャンテスト実施のための構成を示す
図である。

【図５】本発明によるスキャンテスト回路を備えたＬＳ
Ｉ２００’に対してスキャンテストを実施するための構
成を示す図である。

【図６】スキャンメッセージ信号の信号フォーマットを
示す図である。

【図７】本発明によるスキャンテスト回路を備えたＬＳ
Ｉ２００’の構成を示す図である。

【図８】本発明によるスキャンテスト回路としてのスキ
ャンテストコントローラ３００の構成を示す図である。

【図９】メッセージ分離回路３０２の内部構成の一例を
示す図である。

【図１０】スキャンモードタイプ及びモードデコーダ３
０３の真理値表を示す図である。

【図１１】スキャンインモード実施のためのスキャンメ
ッセージ信号ａの一例を示す図である。

【図１２】ＲＵＮモード実施のためのスキャンメッセー
ジ信号ａの一例を示す図である。

【図１３】スキャンアウトモード実施のためのスキャン
メッセージ信号ａ及びｂの一例を示す図である。

【主要部分の符号の説明】

２００’ ＬＳＩ２０１スキャンテスト用双方向パッケージピン２５０ＬＳＩテスタ３００スキャンテストコントローラ３０１双方向バッファ３０２メッセージ分離回路３０３モードデコーダ３０４クロック制御回路

Claims

(57)【特許請求の範囲】

【請求項１】イネーブル信号に応じてスキャンイン信
号をクロック信号毎に順次シフトしつつ取り込んで記憶
保持する一方、記憶保持された内容を前記クロック信号
毎に順次シフトしつつスキャンアウトするスキャンラッ
チを有する回路ブロックを備えた半導体集積装置におけ
るスキャンテスト回路であって、スキャンモードを指定するスキャンモードタイプ情報及
び故障診断用テストデータとしてのスキャンインデータ
各々がシリアルにて連結してなる信号をスキャンメッセ
ージ信号として入力する一方、出力制御信号に応じて前
記スキャンアウトされた信号を前記スキャンメッセージ
信号として出力するスキャンメッセージ入出力手段と、前記スキャンメッセージ信号から前記スキャンモードタ
イプ情報を分離抽出すると共に、前記スキャンメッセー
ジ信号から前記スキャンインデータを分離抽出してこれ
を前記スキャンイン信号とするメッセージ分離手段と、前記スキャンモードタイプ情報がスキャンインモードで
ある場合は前記回路ブロックに前記イネーブル信号を供
給する一方、前記スキャンモードタイプ情報がスキャン
アウトモードである場合には前記回路ブロックに前記イ
ネーブル信号を供給すると共に前記スキャンメッセージ
入出力手段に前記出力制御信号を供給するモードデコー
ダとを有することを特徴とする半導体集積装置における
スキャンテスト回路。
【請求項２】前記スキャンメッセージ信号には、前記
クロック信号のクロック数を指定する指定クロック数情
報が含まれており、前記メッセージ分離手段は、前記指
定クロック数情報に応じたクロック数の分だけ前記クロ
ック信号を前記スキャンラッチに供給することを特徴と
する請求項１記載の半導体集積装置におけるスキャンテ
スト回路。