JPH05134007A - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
- Publication number
- JPH05134007A JPH05134007A JP3324090A JP32409091A JPH05134007A JP H05134007 A JPH05134007 A JP H05134007A JP 3324090 A JP3324090 A JP 3324090A JP 32409091 A JP32409091 A JP 32409091A JP H05134007 A JPH05134007 A JP H05134007A
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- JP
- Japan
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- circuit
- test vector
- flip
- scan path
- scan
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 スキャンパステスト手法におけるテストベク
トルの長大化に伴うテストベクトルメモリの大容量化を
抑制するために、簡単な回路の追加により手法的にテス
トベクトルのメモリ容量圧縮を行ないテストベクトルメ
モリの小容量化をはかる。 【構成】 スキャンパステスト方式になるシフトレジス
タ回路ＦＡ１〜ＦＡｎのスキャン出力端子ＳＯＴ１と入
力端子ＳＩＮ１との間を簡単な論理回路Ｌ１を介してル
ープ接続する。かかる構成により全フリップフロップ回
路へのテストベクトルの格納および一部フリップフロッ
プ回路のテストベクトル値の更新を可能とする。 【効果】 初期設定用の全フリップフロップ回路テスト
ベクトルを持つ他は前状態のテストベクトルに対する次
テストベクトルの変更点のみの情報を持てば良く、デー
タの圧縮が可能となる。
トルの長大化に伴うテストベクトルメモリの大容量化を
抑制するために、簡単な回路の追加により手法的にテス
トベクトルのメモリ容量圧縮を行ないテストベクトルメ
モリの小容量化をはかる。 【構成】 スキャンパステスト方式になるシフトレジス
タ回路ＦＡ１〜ＦＡｎのスキャン出力端子ＳＯＴ１と入
力端子ＳＩＮ１との間を簡単な論理回路Ｌ１を介してル
ープ接続する。かかる構成により全フリップフロップ回
路へのテストベクトルの格納および一部フリップフロッ
プ回路のテストベクトル値の更新を可能とする。 【効果】 初期設定用の全フリップフロップ回路テスト
ベクトルを持つ他は前状態のテストベクトルに対する次
テストベクトルの変更点のみの情報を持てば良く、デー
タの圧縮が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積論理回路に関
し、特にスキャンパス構成になる回路において、スキャ
ンパステストを行なうためのテストベクトルの圧縮を可
能とする論理回路に関する。
し、特にスキャンパス構成になる回路において、スキャ
ンパステストを行なうためのテストベクトルの圧縮を可
能とする論理回路に関する。
【０００２】
【従来の技術】図３は、従来のスキャンパス用シフトレ
ジスタ回路の構成図である。
ジスタ回路の構成図である。
【０００３】従来、この種のスキャンパステストは、図
３に示すようにスキャンパス構成可能なフリップフロッ
プ回路を複数個ＦＣ１〜ＦＣｎ、直列接続してなるシフ
トレジスタ回路の構成を有している。かかる構成におい
て一回のスキャンパステストを行なおうとするならば、
まずスキャンシフトレジスタ回路を構成する各フリップ
フロップ回路ＦＣ１〜ＦＣｎにスキャンテストベクトル
値を割りあてるために、スキャンクロック端子ＳＣＫ３
にクロック信号をクロックドライバＤＲＶ３によってシ
フトレジスタ回路を構成するフリップフロップ回路の段
数分回だけを印加し、クロック信号と同期させながらス
キャンテストベクトル値を次々とスキャンイン端子ＳＩ
Ｎ３から入力してやる手法が用いられてきた。
３に示すようにスキャンパス構成可能なフリップフロッ
プ回路を複数個ＦＣ１〜ＦＣｎ、直列接続してなるシフ
トレジスタ回路の構成を有している。かかる構成におい
て一回のスキャンパステストを行なおうとするならば、
まずスキャンシフトレジスタ回路を構成する各フリップ
フロップ回路ＦＣ１〜ＦＣｎにスキャンテストベクトル
値を割りあてるために、スキャンクロック端子ＳＣＫ３
にクロック信号をクロックドライバＤＲＶ３によってシ
フトレジスタ回路を構成するフリップフロップ回路の段
数分回だけを印加し、クロック信号と同期させながらス
キャンテストベクトル値を次々とスキャンイン端子ＳＩ
Ｎ３から入力してやる手法が用いられてきた。
【０００４】従って、ここでｍ回のスキャンパステスト
を行なおうとするならば、スキャンパス用シフトレジス
タ回路のフリップフロップ回路の全段数をｎ段とする
と、スキャンパステストベクトル値としては、ｎ×ｍ個
のテストベクトル値をテストベクトルメモリＭＥＭ３に
格納しておく必要がある。
を行なおうとするならば、スキャンパス用シフトレジス
タ回路のフリップフロップ回路の全段数をｎ段とする
と、スキャンパステストベクトル値としては、ｎ×ｍ個
のテストベクトル値をテストベクトルメモリＭＥＭ３に
格納しておく必要がある。
【０００５】例えば、スキャンパス用シフトレジスタ回
路を構成する全フリップフロップ回路の段数を１００
段、スキャンパステスト回路を１００回とすると、テス
トベクトルとしては、１０，０００bit 分のメモリが必
要となる。
路を構成する全フリップフロップ回路の段数を１００
段、スキャンパステスト回路を１００回とすると、テス
トベクトルとしては、１０，０００bit 分のメモリが必
要となる。
【０００６】
【発明が解決しようとする課題】上述した従来のスキャ
ンパステスト回路の構成では、一回のスキャンパステス
トを行なう毎にスキャン用シフトレジスタを構成する全
フリップフロップ回路に格納するスキャンパステストベ
クトル値を全て更新する必要がある。
ンパステスト回路の構成では、一回のスキャンパステス
トを行なう毎にスキャン用シフトレジスタを構成する全
フリップフロップ回路に格納するスキャンパステストベ
クトル値を全て更新する必要がある。
【０００７】一般的に複数回行なわれるスキャンパステ
ストにおいて毎回、全フリップフロップ回路に格納する
テストベクトル値が全く異なることはまれであり、全テ
ストベクトル内の数個のみが変更されるのみで残りのテ
ストベクトル値をもつフリップフロップ回路は、前状態
を保持して置けば良いことが大半を占める。
ストにおいて毎回、全フリップフロップ回路に格納する
テストベクトル値が全く異なることはまれであり、全テ
ストベクトル内の数個のみが変更されるのみで残りのテ
ストベクトル値をもつフリップフロップ回路は、前状態
を保持して置けば良いことが大半を占める。
【０００８】しかしながら、従来のスキャンパステスト
手法を用いるとスキャンパスを構成するフリップフロッ
プ回路の段数分のテストベクトル値をスキャンパステス
トをする回数分だけ用意する必要があり、またデータを
格納する大容量のメモリが必要となるといった課題があ
った。
手法を用いるとスキャンパスを構成するフリップフロッ
プ回路の段数分のテストベクトル値をスキャンパステス
トをする回数分だけ用意する必要があり、またデータを
格納する大容量のメモリが必要となるといった課題があ
った。
【０００９】上述した従来のスキャンパス回路の構成に
対して、本発明は、簡単な回路をスキャンパス回路に付
加することによりスキャンパステスト用テストベクトル
のデータ容量を圧縮することができる半導体集積論理回
路を提供することを目的としている。
対して、本発明は、簡単な回路をスキャンパス回路に付
加することによりスキャンパステスト用テストベクトル
のデータ容量を圧縮することができる半導体集積論理回
路を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明になる半導体集積
論理回路は、スキャンパス構成が可能な複数のフリップ
フロップ回路の直列接続からなるシフトレジスタ回路に
おいて、当該シフトレジスタ回路の最終段のフリップフ
ロップ回路の出力信号値か、または既定値を選択的に出
力する第１の回路と、該第１の回路の出力信号が前記シ
フトレジスタ回路の最終段のフリップフロップ回路の出
力信号ならば該出力信号の正相または逆相の信号を選択
的に出力し、かつ該第１の回路の出力信号が前記既定値
ならば任意の信号値を制御して出力可能な第２の回路を
有し、かつ該第２の回路の出力信号が前記シフトレジス
タの初段のフリップフロップ回路のスキャン用入力端子
に接続されている。
論理回路は、スキャンパス構成が可能な複数のフリップ
フロップ回路の直列接続からなるシフトレジスタ回路に
おいて、当該シフトレジスタ回路の最終段のフリップフ
ロップ回路の出力信号値か、または既定値を選択的に出
力する第１の回路と、該第１の回路の出力信号が前記シ
フトレジスタ回路の最終段のフリップフロップ回路の出
力信号ならば該出力信号の正相または逆相の信号を選択
的に出力し、かつ該第１の回路の出力信号が前記既定値
ならば任意の信号値を制御して出力可能な第２の回路を
有し、かつ該第２の回路の出力信号が前記シフトレジス
タの初段のフリップフロップ回路のスキャン用入力端子
に接続されている。
【００１１】
【作用】本発明は、スキャンパステスト方式になるシフ
トレジスタ回路構成のスキャン出力と入力を簡単な論理
回路を介してループ接続をすることにより、スキャンク
ロック信号に同期して、スキャン用シフトレジスタ回路
を構成する各フリップフロップ回路に格納されてスキャ
ンパステストベクトルがシフトレジスタ回路内を循環す
ることができる。さらにスキャン用シフトレジスタのス
キャン入出力間に付加した論理回路を介して、シフトレ
ジスタ回路内を循環するテストベクトルの任意の要素を
書き換え更新することを可能とする。
トレジスタ回路構成のスキャン出力と入力を簡単な論理
回路を介してループ接続をすることにより、スキャンク
ロック信号に同期して、スキャン用シフトレジスタ回路
を構成する各フリップフロップ回路に格納されてスキャ
ンパステストベクトルがシフトレジスタ回路内を循環す
ることができる。さらにスキャン用シフトレジスタのス
キャン入出力間に付加した論理回路を介して、シフトレ
ジスタ回路内を循環するテストベクトルの任意の要素を
書き換え更新することを可能とする。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例による半導体集積
論理回路のスキャンパステスト手法におけるシフトレジ
スタ回路構成図である。
論理回路のスキャンパステスト手法におけるシフトレジ
スタ回路構成図である。
【００１４】図において、ＦＡ１，ＦＡ２，……，ＦＡ
ｉ，……，ＦＡｎは、スキャンパス構成可能なフリップ
フロップ回路であり、シフトレジスタ回路構成をしてい
る。また、シフトレジスタ回路の最終段のフリップフロ
ップ回路ＦＡｎの出力であるＳＯＴ１はスキャン出力端
子になるとともに論理回路Ｌ１を介してシフトレジスタ
回路の初段のフリップフロップ回路ＦＡ１のスキャン入
力端子ＳＩＮ１に接続されている。
ｉ，……，ＦＡｎは、スキャンパス構成可能なフリップ
フロップ回路であり、シフトレジスタ回路構成をしてい
る。また、シフトレジスタ回路の最終段のフリップフロ
ップ回路ＦＡｎの出力であるＳＯＴ１はスキャン出力端
子になるとともに論理回路Ｌ１を介してシフトレジスタ
回路の初段のフリップフロップ回路ＦＡ１のスキャン入
力端子ＳＩＮ１に接続されている。
【００１５】次に動作について説明する。
【００１６】かかる構成において、回路Ｌ１の一方の入
力端子ＣＬ１にテストベクトルメモリＭＥＭ１より記号
“１”を入力するとＯＲ回路ＯＲ１の出力は、信号
“１”に固定されるので、回路Ｌ１の他方の入力端子Ｄ
ＡＴ１にＭＥＭ１より信号“１”を入力するとｅｘｃｌ
ｎｓｉｖｅ−ＮＯＲ回路ＥＸＮＯＲ１の出力、すなわち
スキャン入力端子ＳＩＮ１の入力信号は“１”となる。
同様にＤＡＴ１に信号“０”を入力すると、ＳＩＮ１に
は信号“０”が入力する。そこで、スキャンクロック端
子ＳＣＫ１にクロックドライバーＤＲＶ１よりクロック
信号１パルス入力することによりＳＩＮ１に入力した信
号はＦＡ１へシフトする。このようにして、ＣＬ１への
入力信号を“１”に固定して置き、ＳＣＫ１よりクロッ
クパルスを次々と入力し、クロックと同期させながらＤ
ＡＴ１への入力信号を変化させることにより、ＦＡ１よ
りＦＡｎまでフリップフロップ回路に所定のスキャンパ
ステストベクトルを格納することができる。
力端子ＣＬ１にテストベクトルメモリＭＥＭ１より記号
“１”を入力するとＯＲ回路ＯＲ１の出力は、信号
“１”に固定されるので、回路Ｌ１の他方の入力端子Ｄ
ＡＴ１にＭＥＭ１より信号“１”を入力するとｅｘｃｌ
ｎｓｉｖｅ−ＮＯＲ回路ＥＸＮＯＲ１の出力、すなわち
スキャン入力端子ＳＩＮ１の入力信号は“１”となる。
同様にＤＡＴ１に信号“０”を入力すると、ＳＩＮ１に
は信号“０”が入力する。そこで、スキャンクロック端
子ＳＣＫ１にクロックドライバーＤＲＶ１よりクロック
信号１パルス入力することによりＳＩＮ１に入力した信
号はＦＡ１へシフトする。このようにして、ＣＬ１への
入力信号を“１”に固定して置き、ＳＣＫ１よりクロッ
クパルスを次々と入力し、クロックと同期させながらＤ
ＡＴ１への入力信号を変化させることにより、ＦＡ１よ
りＦＡｎまでフリップフロップ回路に所定のスキャンパ
ステストベクトルを格納することができる。
【００１７】このような状態でスキャンパステストを行
なった後、次のスキャンパステストのためのテストベク
トルを各フリップフロップ回路へ再格納するに当り、フ
リップフロップ回路ＦＡｉの値のみを反転変更すれば良
い場合、回路Ｌ１の一方の入力端子ＣＬ１にテストベク
トルメモリＭＥＭ１より信号“０”を入力するとＯＲ回
路ＯＲ１の出力は、フリップフロップ回路ＦＡｎの出力
と同信号が出力され、回路Ｌ１の他方の入力端子ＤＡＴ
１にＭＥＭ１より信号“１”を入力することによりｅｘ
ｃｌｎｓｉｖｅ−ＮＯＲ回路ＥＸＮＯＲ１の出力、すな
わちスキャン入力端子ＳＩＮ１への入力信号は、ＦＡｎ
の出力信号が入力されることになる。同様にＤＡＴ１に
信号“０”を入力するとＦＡｎの出力信号の逆相信号が
ＳＩＮ１へ入力されることになる。
なった後、次のスキャンパステストのためのテストベク
トルを各フリップフロップ回路へ再格納するに当り、フ
リップフロップ回路ＦＡｉの値のみを反転変更すれば良
い場合、回路Ｌ１の一方の入力端子ＣＬ１にテストベク
トルメモリＭＥＭ１より信号“０”を入力するとＯＲ回
路ＯＲ１の出力は、フリップフロップ回路ＦＡｎの出力
と同信号が出力され、回路Ｌ１の他方の入力端子ＤＡＴ
１にＭＥＭ１より信号“１”を入力することによりｅｘ
ｃｌｎｓｉｖｅ−ＮＯＲ回路ＥＸＮＯＲ１の出力、すな
わちスキャン入力端子ＳＩＮ１への入力信号は、ＦＡｎ
の出力信号が入力されることになる。同様にＤＡＴ１に
信号“０”を入力するとＦＡｎの出力信号の逆相信号が
ＳＩＮ１へ入力されることになる。
【００１８】そこで、ＣＬ１への入力信号を“０”に固
定して置いた状態で、ＤＡＴ１に信号“１”を入力しＳ
ＣＫ１にＤＲＶ１よりクロックパルスを（ｎ−ｉ）回入
れ、次にＭＥＭ１よりＤＡＴ１への入力信号を“０”に
変えて、ＳＣＫ１にクロックパルスを１回入れることに
よりＦＡ１へ前スキャンパステスト時のＦＡｉの反転信
号をシフトインしてやり、さらにＭＥＭ１よりＤＡＴ１
への入力信号を“１”に戻した後、ＳＣＫ１へクロック
パルスを（ｉ−１）回入れる。以上の動作により、フリ
ップフロップ回路ＦＡ１〜ＦＡｉ−１及びＦＡｉ＋１〜
ＦＡｎは、前スキャンパステスト時に格納していたテス
トベクトルを保持し、ＦＡｉのみが前スキャンパステス
ト時に対して反転したテストベクトルを格納することが
できる。以上、説明してきた動作手順に従えばテストベ
クトルメモリＭＥＭ１に必要なデータは、第１回目のス
キャンパステストにおいて、初期設定として全フリップ
フロップ回路ＦＡ１〜ＦＡｎに格納する全テストベクト
ル値及び第２回目のスキャンパステスト以降は、スキャ
ンクロックＳＣＫ１へクロックパルスを入れる回数とテ
ストベクトルメモリＭＥＭ１から回路Ｌ１の入力端子Ｄ
ＡＴ１へ信号“１”または“０”のどちらの信号を入れ
るか、だけの情報を格納しておけばよい。
定して置いた状態で、ＤＡＴ１に信号“１”を入力しＳ
ＣＫ１にＤＲＶ１よりクロックパルスを（ｎ−ｉ）回入
れ、次にＭＥＭ１よりＤＡＴ１への入力信号を“０”に
変えて、ＳＣＫ１にクロックパルスを１回入れることに
よりＦＡ１へ前スキャンパステスト時のＦＡｉの反転信
号をシフトインしてやり、さらにＭＥＭ１よりＤＡＴ１
への入力信号を“１”に戻した後、ＳＣＫ１へクロック
パルスを（ｉ−１）回入れる。以上の動作により、フリ
ップフロップ回路ＦＡ１〜ＦＡｉ−１及びＦＡｉ＋１〜
ＦＡｎは、前スキャンパステスト時に格納していたテス
トベクトルを保持し、ＦＡｉのみが前スキャンパステス
ト時に対して反転したテストベクトルを格納することが
できる。以上、説明してきた動作手順に従えばテストベ
クトルメモリＭＥＭ１に必要なデータは、第１回目のス
キャンパステストにおいて、初期設定として全フリップ
フロップ回路ＦＡ１〜ＦＡｎに格納する全テストベクト
ル値及び第２回目のスキャンパステスト以降は、スキャ
ンクロックＳＣＫ１へクロックパルスを入れる回数とテ
ストベクトルメモリＭＥＭ１から回路Ｌ１の入力端子Ｄ
ＡＴ１へ信号“１”または“０”のどちらの信号を入れ
るか、だけの情報を格納しておけばよい。
【００１９】図２は、本発明による第２の実施例である
半導体集積論理回路のスキャンパステスト手法における
シフトレジスタ回路構成図である。第２の実施例では、
上述した図１の実施例の回路Ｌ１を構成するＯＲ回路Ｏ
Ｒ１及びｅｘｃｌｎｓｉｖｅ−ＮＯＲ回路ＥＸＮＯＲ１
の代わりに各々ＡＮＤ回路ＡＮＤ２及びｅｘｃｌｎｓｉ
ｖｅ−ＯＲ回路ＥＸＯＲ２を入れ換えた回路Ｌ２を用
い、第１の実施例と同等の動作を行わせるものである。
半導体集積論理回路のスキャンパステスト手法における
シフトレジスタ回路構成図である。第２の実施例では、
上述した図１の実施例の回路Ｌ１を構成するＯＲ回路Ｏ
Ｒ１及びｅｘｃｌｎｓｉｖｅ−ＮＯＲ回路ＥＸＮＯＲ１
の代わりに各々ＡＮＤ回路ＡＮＤ２及びｅｘｃｌｎｓｉ
ｖｅ−ＯＲ回路ＥＸＯＲ２を入れ換えた回路Ｌ２を用
い、第１の実施例と同等の動作を行わせるものである。
【００２０】
【発明の効果】以上説明したように本発明は、スキャン
パステスト方式のシフトレジスタ回路構成において、そ
のスキャン出力と入力を簡単な付加回路を介してループ
接続をすることにより、スキャンパス用テストベクトル
のデータ容量の圧縮を可能として、小容量のテストベク
トルメモリで多くのスキャンパステストを可能とすると
いう効果を有する。
パステスト方式のシフトレジスタ回路構成において、そ
のスキャン出力と入力を簡単な付加回路を介してループ
接続をすることにより、スキャンパス用テストベクトル
のデータ容量の圧縮を可能として、小容量のテストベク
トルメモリで多くのスキャンパステストを可能とすると
いう効果を有する。
【００２１】例えば、スキャンパス用シフトレジスタ回
路を構成する全フリップフロップ回路の段数を１００
段、スキャンパステスト回路を１００回行なった場合を
考える。従来のスキャンパステスト手法によれば、テス
トベクトルとしては、１０，０００bit 分のメモリが必
要となる。本発明によるスキャンパステスト手法によれ
ば、ここでテストベクトル値は、初期状態を除き前状態
に対して、１bit のみ異なると仮定すると、テストベク
トルとしては、１９９bit 分のメモリがあれば良いこと
になり、従来手法と比較すると、約１／５０にテストベ
クトルメモリ容量を縮小できる効果がある。
路を構成する全フリップフロップ回路の段数を１００
段、スキャンパステスト回路を１００回行なった場合を
考える。従来のスキャンパステスト手法によれば、テス
トベクトルとしては、１０，０００bit 分のメモリが必
要となる。本発明によるスキャンパステスト手法によれ
ば、ここでテストベクトル値は、初期状態を除き前状態
に対して、１bit のみ異なると仮定すると、テストベク
トルとしては、１９９bit 分のメモリがあれば良いこと
になり、従来手法と比較すると、約１／５０にテストベ
クトルメモリ容量を縮小できる効果がある。
【図１】本発明の一実施例による半導体集積論理回路の
スキャンパステスト手法におけるシフトレジスタ回路構
成図である。
スキャンパステスト手法におけるシフトレジスタ回路構
成図である。
【図２】本発明の第２の実施例による半導体集積論理回
路のスキャンパステスト手法におけるシフトレジスタ回
路構成図である。
路のスキャンパステスト手法におけるシフトレジスタ回
路構成図である。
【図３】従来のスキャンパス用シフトレジスタ回路の構
成図である。
成図である。
ＦＡ１〜ＦＡｎ スキャンパス構成用フリップフ
ロップ回路 ＦＢ１〜ＦＢｎ スキャンパス構成用フリップフ
ロップ回路 ＯＲ１ ＯＲ回路 ＡＮＤ２ ＡＮＤ回路 ＥＸＮＯＲ１ ｅｘｃｌｎｓｉｖｅ−ＮＯＲ回
路 ＥＸＯＲ２ ｅｘｃｌｎｓｉｖｅ−ＯＲ回路 ＭＥＭ１，ＭＥＭ２ テストベクトルメモリ ＤＲＶ１，ＤＲＶ２ クロックドライバー ＳＩＮ１，ＳＩＮ２ スキャン入力端子 ＳＯＴ１，ＳＯＴ２ スキャン出力端子 ＳＣＫ１，ＳＣＫ２ スキャンクロック端子
ロップ回路 ＦＢ１〜ＦＢｎ スキャンパス構成用フリップフ
ロップ回路 ＯＲ１ ＯＲ回路 ＡＮＤ２ ＡＮＤ回路 ＥＸＮＯＲ１ ｅｘｃｌｎｓｉｖｅ−ＮＯＲ回
路 ＥＸＯＲ２ ｅｘｃｌｎｓｉｖｅ−ＯＲ回路 ＭＥＭ１，ＭＥＭ２ テストベクトルメモリ ＤＲＶ１，ＤＲＶ２ クロックドライバー ＳＩＮ１，ＳＩＮ２ スキャン入力端子 ＳＯＴ１，ＳＯＴ２ スキャン出力端子 ＳＣＫ１，ＳＣＫ２ スキャンクロック端子
Claims (1)
- 【請求項１】 スキャンパス構成可能な複数のフリップ
フロップ回路の直列接続でなるシフトレジスタ回路にお
いて、当該シフトレジスタ回路の最終段のフリップフロ
ップ回路の出力信号値か、または既定値を選択的に出力
する第１の回路と、該第１の回路の出力信号が前記シフ
トレジスタ回路の最終段のフリップフロップ回路の出力
信号ならば該出力信号の正相または逆相の信号を選択的
に出力し、かつ該第１の回路の出力信号が前記既定値な
らば任意の信号値を制御して出力可能な第２の回路を有
し、かつ該第２の回路の出力信号が前記シフトレジスタ
の初段のフリップフロップ回路のスキャン用入力端子に
接続されていることを特徴とする半導体集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324090A JPH05134007A (ja) | 1991-11-13 | 1991-11-13 | 半導体集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324090A JPH05134007A (ja) | 1991-11-13 | 1991-11-13 | 半導体集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134007A true JPH05134007A (ja) | 1993-05-28 |
Family
ID=18162048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324090A Pending JPH05134007A (ja) | 1991-11-13 | 1991-11-13 | 半導体集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134007A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434477B1 (ko) * | 1997-06-20 | 2004-07-19 | 삼성전자주식회사 | 스테이틱 램 테스트용 벡터 감소장치 및 방법 |
| WO2007100054A1 (ja) * | 2006-03-02 | 2007-09-07 | National University Corporation Chiba University | 半導体集積回路 |
| JP2008089545A (ja) * | 2006-10-05 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 解析装置 |
| US7475306B2 (en) | 2003-10-29 | 2009-01-06 | Nec Electronics Corporation | Scan test method, integrated circuit, and scan test circuit |
| JP2014206831A (ja) * | 2013-04-11 | 2014-10-30 | 富士通セミコンダクター株式会社 | 設計支援方法、設計支援プログラム、および設計支援装置 |
| US8904251B2 (en) | 2011-03-09 | 2014-12-02 | Samsung Electronics Co., Ltd. | Semiconductor device and test system for testing the same |
-
1991
- 1991-11-13 JP JP3324090A patent/JPH05134007A/ja active Pending
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