JPH11112598A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH11112598A JPH11112598A JP9270929A JP27092997A JPH11112598A JP H11112598 A JPH11112598 A JP H11112598A JP 9270929 A JP9270929 A JP 9270929A JP 27092997 A JP27092997 A JP 27092997A JP H11112598 A JPH11112598 A JP H11112598A
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Abstract
(57)【要約】
【課題】 ＡＴＲの全データフォーマットに対応するた
めには、再送要求データの受信タイミングを変更可能で
ある必要がある。本発明は、僅かな回路と制御レジスタ
を設けることで、ＡＴＲの全データフォーマットに対応
できるデータ転送装置を提供することを目的とする。 【解決手段】 データ入力レジスタ２０はクロック信号
１０１の立ち下がりでデータ入力線２３からデータを格
納する。セレクタ２１は、受信エッジ切換信号１０８を
受けると前記データ入力レジスタ２０のデータを出力
し、それ以外のときはデータ入力線２３のデータを出力
する。ストップビット受信レジスタ１３は、クロック信
号１０１の立ち上がりタイミングでセレクタ２１の出力
を格納する。セレクタ１６はストップビット受信レジス
タ１３のデータを出力する。
めには、再送要求データの受信タイミングを変更可能で
ある必要がある。本発明は、僅かな回路と制御レジスタ
を設けることで、ＡＴＲの全データフォーマットに対応
できるデータ転送装置を提供することを目的とする。 【解決手段】 データ入力レジスタ２０はクロック信号
１０１の立ち下がりでデータ入力線２３からデータを格
納する。セレクタ２１は、受信エッジ切換信号１０８を
受けると前記データ入力レジスタ２０のデータを出力
し、それ以外のときはデータ入力線２３のデータを出力
する。ストップビット受信レジスタ１３は、クロック信
号１０１の立ち上がりタイミングでセレクタ２１の出力
を格納する。セレクタ１６はストップビット受信レジス
タ１３のデータを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サ等に使用され、シリアルデータの転送機能を持つデー
タ転送装置に関する。
サ等に使用され、シリアルデータの転送機能を持つデー
タ転送装置に関する。
【０００２】
【従来の技術】図４は従来のデータ転送装置のブロック
図を示す。図５にそのタイミングチャートを示す。
図を示す。図５にそのタイミングチャートを示す。
【０００３】図４において、データ転送装置４は、デー
タ出力レジスタ５０とデータレジスタ４１とストップビ
ット受信レジスタ４２とストップビット受信レジスタ４
３とフレームモード選択回路４４と情報記憶レジスタ４
５とフレームモード選択レジスタ４６とから構成され、
データバス４７に接続されている。ここで、フレームモ
ード選択レジスタ４６は、１フレーム中のストップビッ
ト数を１ビットもしくは２ビットのどちらかを選択する
制御レジスタである。
タ出力レジスタ５０とデータレジスタ４１とストップビ
ット受信レジスタ４２とストップビット受信レジスタ４
３とフレームモード選択回路４４と情報記憶レジスタ４
５とフレームモード選択レジスタ４６とから構成され、
データバス４７に接続されている。ここで、フレームモ
ード選択レジスタ４６は、１フレーム中のストップビッ
ト数を１ビットもしくは２ビットのどちらかを選択する
制御レジスタである。
【０００４】データレジスタ４１は、クロック信号４０
１の立ち上がりエッジによってデータ入力線４８からデ
ータを格納する。データ出力レジスタ５０は、クロック
信号４０１の立ち下がりエッジを受けてデータ出力線４
９にデータを出力する。これにより、送信時とは逆のク
ロックのエッジでデータが受信されることになる。スト
ップビット受信レジスタ４２は、クロック信号４０２に
よってデータ入力線４８からデータを格納する。同様に
ストップビット受信レジスタ４３は、クロック信号４０
３を受けるとデータ入力線４８からデータを格納する。
フレームモード選択レジスタ４６は、書き込み制御信号
４０６（図中記号ＷＥ）によってデータバス４７からデ
ータを格納し、フレームモード選択信号４０５を出力す
る。フレームモード選択回路４４はフレームモード選択
信号４０５を受けるとストップビット受信レジスタ４２
と４３のデータの論理和を出力し、それ以外のときはス
トップビット受信レジスタ４２のデータを出力する。情
報記憶レジスタ４５は、クロック信号４０４によってフ
レームモード選択回路４４の出力を格納し、データバス
４７にデータを出力する。
１の立ち上がりエッジによってデータ入力線４８からデ
ータを格納する。データ出力レジスタ５０は、クロック
信号４０１の立ち下がりエッジを受けてデータ出力線４
９にデータを出力する。これにより、送信時とは逆のク
ロックのエッジでデータが受信されることになる。スト
ップビット受信レジスタ４２は、クロック信号４０２に
よってデータ入力線４８からデータを格納する。同様に
ストップビット受信レジスタ４３は、クロック信号４０
３を受けるとデータ入力線４８からデータを格納する。
フレームモード選択レジスタ４６は、書き込み制御信号
４０６（図中記号ＷＥ）によってデータバス４７からデ
ータを格納し、フレームモード選択信号４０５を出力す
る。フレームモード選択回路４４はフレームモード選択
信号４０５を受けるとストップビット受信レジスタ４２
と４３のデータの論理和を出力し、それ以外のときはス
トップビット受信レジスタ４２のデータを出力する。情
報記憶レジスタ４５は、クロック信号４０４によってフ
レームモード選択回路４４の出力を格納し、データバス
４７にデータを出力する。
【０００５】ここで、クロック信号４０１、４０２、４
０３、４０４と書き込み制御信号４０６は図示されない
マイクロプロセッサにより出力され、データバス４７は
同マイクロプロセッサに接続されている。
０３、４０４と書き込み制御信号４０６は図示されない
マイクロプロセッサにより出力され、データバス４７は
同マイクロプロセッサに接続されている。
【０００６】以上のように構成された従来のデータ転送
装置について、ＵＡＲＴ通信を行う場合の動作を送信と
受信に分けて説明する。
装置について、ＵＡＲＴ通信を行う場合の動作を送信と
受信に分けて説明する。
【０００７】まず送信の場合について説明する。データ
レジスタ４１には送信するデータをあらかじめセットし
ておき、セットしたデータをクロック信号４０１によっ
て１ビットずつデータ出力線に出力する。データ送信完
了後データに引き続きストップビットを設定された数だ
けデータ出力線に出力する（図５参照）。
レジスタ４１には送信するデータをあらかじめセットし
ておき、セットしたデータをクロック信号４０１によっ
て１ビットずつデータ出力線に出力する。データ送信完
了後データに引き続きストップビットを設定された数だ
けデータ出力線に出力する（図５参照）。
【０００８】次に受信の場合について説明する。まずフ
レームモード選択レジスタ４６により１ストップビット
か２ストップビットのどちらかを選択する。データレジ
スタ４１は、クロック信号４０１によってデータ入力線
からデータを１ビットずつシフトさせながら格納する。
データ受信完了後ストップビット受信レジスタ４２は、
図５に示されている（Ｇ）のタイミングでクロック信号
４０２によってデータ入力線からデータを格納する。同
様にストップビット受信レジスタ４３は、図５に示され
ている（Ｈ）のタイミングでクロック信号４０３によっ
てデータ入力線からデータを格納する。フレームモード
選択回路４４は、ストップビット受信レジスタ４２と４
３のデータの論理和かもしくはストップビット受信レジ
スタ４２のデータを出力する。情報記憶レジスタ４５は
通信終了時にマイクロプロセッサから出力されるクロッ
ク信号４０４によって図５の（Ｉ）のタイミングでフレ
ームモード選択回路４４の出力を格納する。
レームモード選択レジスタ４６により１ストップビット
か２ストップビットのどちらかを選択する。データレジ
スタ４１は、クロック信号４０１によってデータ入力線
からデータを１ビットずつシフトさせながら格納する。
データ受信完了後ストップビット受信レジスタ４２は、
図５に示されている（Ｇ）のタイミングでクロック信号
４０２によってデータ入力線からデータを格納する。同
様にストップビット受信レジスタ４３は、図５に示され
ている（Ｈ）のタイミングでクロック信号４０３によっ
てデータ入力線からデータを格納する。フレームモード
選択回路４４は、ストップビット受信レジスタ４２と４
３のデータの論理和かもしくはストップビット受信レジ
スタ４２のデータを出力する。情報記憶レジスタ４５は
通信終了時にマイクロプロセッサから出力されるクロッ
ク信号４０４によって図５の（Ｉ）のタイミングでフレ
ームモード選択回路４４の出力を格納する。
【０００９】ここで従来のデータ転送装置が正常に受信
出来なかった場合の動作について説明する。図５の＜通
信エラー時＞は、データフレームが２ストップビットで
最初のストップビットが”Ｌ”であった場合のタイミン
グチャートを示す。データ受信後にストップビット受信
レジスタ４２は、（Ｇ）のタイミングで前記”Ｌ”のス
トップビットを格納する。次に、ストップビット受信レ
ジスタ４３は（Ｈ）のタイミングで２つ目のストップビ
ットを格納する。フレームモード選択回路４４は、スト
ップビット受信レジスタ４２と４３の論理積を出力す
る。結果、情報記憶レジスタ４５は、図５の（Ｉ）のタ
イミングで前記した”Ｌ”データを格納することにな
る。情報記憶レジスタ４５は通信終了後も前記エラー情
報を保持しているので、通信終了後に情報記憶レジスタ
４５のデータを読み出すことにより、マイクロプロセッ
サは通信が正常終了したか否かを判定することができ
る。
出来なかった場合の動作について説明する。図５の＜通
信エラー時＞は、データフレームが２ストップビットで
最初のストップビットが”Ｌ”であった場合のタイミン
グチャートを示す。データ受信後にストップビット受信
レジスタ４２は、（Ｇ）のタイミングで前記”Ｌ”のス
トップビットを格納する。次に、ストップビット受信レ
ジスタ４３は（Ｈ）のタイミングで２つ目のストップビ
ットを格納する。フレームモード選択回路４４は、スト
ップビット受信レジスタ４２と４３の論理積を出力す
る。結果、情報記憶レジスタ４５は、図５の（Ｉ）のタ
イミングで前記した”Ｌ”データを格納することにな
る。情報記憶レジスタ４５は通信終了後も前記エラー情
報を保持しているので、通信終了後に情報記憶レジスタ
４５のデータを読み出すことにより、マイクロプロセッ
サは通信が正常終了したか否かを判定することができ
る。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のＵＡＲＴ通信はＵＡＲＴ通信にしか用いることがで
きず、ＩＣカードの通信に用いることができなかった。
来のＵＡＲＴ通信はＵＡＲＴ通信にしか用いることがで
きず、ＩＣカードの通信に用いることができなかった。
【００１１】すなわち、ＵＡＲＴ通信は一般的に従来例
に示したようなデータフォーマットをもった通信手段と
して扱われている。一方、ＩＣカード通信は通信相手と
の間にフレーム同期を取るためのクロックを用いないこ
とから、ＵＡＲＴ通信の範疇に分類できる。
に示したようなデータフォーマットをもった通信手段と
して扱われている。一方、ＩＣカード通信は通信相手と
の間にフレーム同期を取るためのクロックを用いないこ
とから、ＵＡＲＴ通信の範疇に分類できる。
【００１２】ところが、ＩＣカード通信は、そのデータ
フォーマットの違いから、ここでは本来のＵＡＲＴ通信
とは異なる通信手段として扱う。
フォーマットの違いから、ここでは本来のＵＡＲＴ通信
とは異なる通信手段として扱う。
【００１３】以下に、ＩＣカード通信の通信プロトコル
と通信するデータのフォーマットについて説明する。
と通信するデータのフォーマットについて説明する。
【００１４】ＩＣカード通信は、通信起動時にＩＣカー
ドからリーダライタに通信開始の連絡をするためのプロ
トコルＡＴＲ（以下ＡＴＲとする）と、前記ＡＴＲ後に
リーダライタと通信するためのプロトコルＴ＝ｎ（現在
ｎは０〜１６まである）の２通りのプロトコルをもって
通信する。Ｔ＝ｎはＵＡＲＴのデータフォーマットで行
うが、前記ＡＴＲはＵＡＲＴとは異なる。ただしＡＴＲ
はＩＣカードからのみ送信される。
ドからリーダライタに通信開始の連絡をするためのプロ
トコルＡＴＲ（以下ＡＴＲとする）と、前記ＡＴＲ後に
リーダライタと通信するためのプロトコルＴ＝ｎ（現在
ｎは０〜１６まである）の２通りのプロトコルをもって
通信する。Ｔ＝ｎはＵＡＲＴのデータフォーマットで行
うが、前記ＡＴＲはＵＡＲＴとは異なる。ただしＡＴＲ
はＩＣカードからのみ送信される。
【００１５】図６にＩＣカード通信のＩＳＯで規格化さ
れているＡＴＲのフォーマットの概略図を示す。
れているＡＴＲのフォーマットの概略図を示す。
【００１６】ＵＡＲＴではデータ送信後ストップビット
を送信するが（図５参照）、ＡＴＲフォーマットではデ
ータ送信後はストップビットは送信せず、図６の
（Ｊ）、（Ｋ）で示されているようにリーダライタから
の再送要求データを受信する。リーダライタは、ＩＣカ
ードからのデータを正常に受信できた場合は”Ｈ”を、
異常であった場合は”Ｌ”をＩＣカードに送信する。前
記再送要求データは規格によりそのデータ幅（１ビット
もしくは２ビット）と前記再送要求データの受信タイミ
ングが定められている。以上のように、ＩＣカード通信
を行うには前記ＡＴＲフォーマットを実現する必要があ
る。ところが、図４に示した従来のデータ転送装置では
１ビット目のストップビットが”Ｌ”であった場合情報
記憶レジスタにも”Ｌ”データが格納され通信が異常で
あったと判定されてしまう（図５通信エラー時参照）。
しかしながら、ＡＴＲでは規格上、図５の通信異常時の
ような通信は正常通信である。つまり、ＡＴＲではＵＡ
ＲＴ時の１ビット目のストップビットは判定してはいけ
ない。このように、従来のデータ転送装置では、ＡＴＲ
通信が実現できないためにＩＣカード通信が行えない。
また、ＡＴＲの全データフォーマットに対応するために
は、前記再送要求データの受信タイミングを変更可能で
ある必要がある。
を送信するが（図５参照）、ＡＴＲフォーマットではデ
ータ送信後はストップビットは送信せず、図６の
（Ｊ）、（Ｋ）で示されているようにリーダライタから
の再送要求データを受信する。リーダライタは、ＩＣカ
ードからのデータを正常に受信できた場合は”Ｈ”を、
異常であった場合は”Ｌ”をＩＣカードに送信する。前
記再送要求データは規格によりそのデータ幅（１ビット
もしくは２ビット）と前記再送要求データの受信タイミ
ングが定められている。以上のように、ＩＣカード通信
を行うには前記ＡＴＲフォーマットを実現する必要があ
る。ところが、図４に示した従来のデータ転送装置では
１ビット目のストップビットが”Ｌ”であった場合情報
記憶レジスタにも”Ｌ”データが格納され通信が異常で
あったと判定されてしまう（図５通信エラー時参照）。
しかしながら、ＡＴＲでは規格上、図５の通信異常時の
ような通信は正常通信である。つまり、ＡＴＲではＵＡ
ＲＴ時の１ビット目のストップビットは判定してはいけ
ない。このように、従来のデータ転送装置では、ＡＴＲ
通信が実現できないためにＩＣカード通信が行えない。
また、ＡＴＲの全データフォーマットに対応するために
は、前記再送要求データの受信タイミングを変更可能で
ある必要がある。
【００１７】本発明は、僅かな回路と制御レジスタを設
けることで、上記のような複数のデータ通信に対応でき
るデータ転送装置を提供することを目的とする。
けることで、上記のような複数のデータ通信に対応でき
るデータ転送装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】この課題を解決するため
に本発明のデータ転送装置は、データ転送クロックの第
１の変化タイミングでシリアルデータをデータ端子に出
力するシリアルデータ出力手段と、第１のストップビッ
トを受信状態のときにデータ転送クロックの第２の変化
タイミングで所与のデータを格納し出力する第１のスト
ップビット受信手段と、第２のストップビットを受信状
態のときにデータ転送クロックの前記第２の変化タイミ
ングで前記所与のデータを格納し出力する第２のストッ
プビット受信手段と、前記第１のストップビット受信手
段と前記第２のストップビット受信手段とを用いて論理
演算を行いその結果を出力するフレームモード選択手段
と、前記フレームモード選択手段の出力と前記第２のス
トップビット受信手段の出力とを選択し出力する第１の
選択手段と、前記第１の選択手段を制御する第１の制御
手段と、データ転送終了時に前記第１の選択手段の出力
を格納し出力する情報記憶手段とを備え、拡張されたデ
ータ通信状態では、前記第１の選択手段に前記第２のス
トップビット受信手段の出力を選択出力させる。
に本発明のデータ転送装置は、データ転送クロックの第
１の変化タイミングでシリアルデータをデータ端子に出
力するシリアルデータ出力手段と、第１のストップビッ
トを受信状態のときにデータ転送クロックの第２の変化
タイミングで所与のデータを格納し出力する第１のスト
ップビット受信手段と、第２のストップビットを受信状
態のときにデータ転送クロックの前記第２の変化タイミ
ングで前記所与のデータを格納し出力する第２のストッ
プビット受信手段と、前記第１のストップビット受信手
段と前記第２のストップビット受信手段とを用いて論理
演算を行いその結果を出力するフレームモード選択手段
と、前記フレームモード選択手段の出力と前記第２のス
トップビット受信手段の出力とを選択し出力する第１の
選択手段と、前記第１の選択手段を制御する第１の制御
手段と、データ転送終了時に前記第１の選択手段の出力
を格納し出力する情報記憶手段とを備え、拡張されたデ
ータ通信状態では、前記第１の選択手段に前記第２のス
トップビット受信手段の出力を選択出力させる。
【００１９】また、この課題を解決するために本発明の
データ転送装置はさらに、前記データ転送クロックの第
１の変化タイミングで前記データ端子の値を格納し出力
する第１のデータ格納手段と、前記データ端子の値と前
記第１のデータ格納手段の出力とのいずれかを選択して
出力する第２の選択手段と、前記第２の選択手段を制御
する第２の制御手段とを備え、前記データ端子から得ら
れる値は前記第２の選択手段の出力である。
データ転送装置はさらに、前記データ転送クロックの第
１の変化タイミングで前記データ端子の値を格納し出力
する第１のデータ格納手段と、前記データ端子の値と前
記第１のデータ格納手段の出力とのいずれかを選択して
出力する第２の選択手段と、前記第２の選択手段を制御
する第２の制御手段とを備え、前記データ端子から得ら
れる値は前記第２の選択手段の出力である。
【００２０】もしくは、この課題を解決するために本発
明のデータ転送装置はさらに、前記データ転送クロック
を遅延させて得られるクロックで前記データ端子の値を
格納し出力する第２のデータ格納手段と、前記データ端
子の値と前記第２のデータ格納手段の出力とのいずれか
を選択して出力する第３の選択手段と、前記第３の選択
手段を制御する第３の制御手段とを備え、前記データ端
子から得られる値は前記第３の選択手段の出力である。
明のデータ転送装置はさらに、前記データ転送クロック
を遅延させて得られるクロックで前記データ端子の値を
格納し出力する第２のデータ格納手段と、前記データ端
子の値と前記第２のデータ格納手段の出力とのいずれか
を選択して出力する第３の選択手段と、前記第３の選択
手段を制御する第３の制御手段とを備え、前記データ端
子から得られる値は前記第３の選択手段の出力である。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１、図２と図３を用いて説明する。
て、図１、図２と図３を用いて説明する。
【００２２】図１は、本発明の第１の実施の形態におけ
るデータ転送装置の構成を表わすブロック図を示す。図
２に正常通信時のタイミングチャートを図３に異常通信
時のタイミングチャートを示す。
るデータ転送装置の構成を表わすブロック図を示す。図
２に正常通信時のタイミングチャートを図３に異常通信
時のタイミングチャートを示す。
【００２３】図１において、データ転送装置１は、デー
タレジスタ１１とストップビット受信レジスタ１２とス
トップビット受信レジスタ１３とフレームモード選択回
路１４と情報記憶レジスタ１５とセレクタ１６とフレー
ムモード選択レジスタ１７と通信モード切換レジスタ１
８と受信エッジ切換レジスタ１９とデータ入力レジスタ
２０とセレクタ２１とデータ出力レジスタ２５から構成
され、データバス２２に接続されている。ここで、フレ
ームモード選択レジスタ１７は、１フレーム中のストッ
プビット数を１ビットもしくは２ビットのどちらかを選
択する制御レジスタであり、通信モード切換レジスタ１
８は、通信フォーマットをＵＡＲＴもしくはＩＣカード
通信のどちらかを選択する制御レジスタである。また、
受信エッジ切換レジスタ１９は入力データの受信タイミ
ングを切り替える制御レジスタである。
タレジスタ１１とストップビット受信レジスタ１２とス
トップビット受信レジスタ１３とフレームモード選択回
路１４と情報記憶レジスタ１５とセレクタ１６とフレー
ムモード選択レジスタ１７と通信モード切換レジスタ１
８と受信エッジ切換レジスタ１９とデータ入力レジスタ
２０とセレクタ２１とデータ出力レジスタ２５から構成
され、データバス２２に接続されている。ここで、フレ
ームモード選択レジスタ１７は、１フレーム中のストッ
プビット数を１ビットもしくは２ビットのどちらかを選
択する制御レジスタであり、通信モード切換レジスタ１
８は、通信フォーマットをＵＡＲＴもしくはＩＣカード
通信のどちらかを選択する制御レジスタである。また、
受信エッジ切換レジスタ１９は入力データの受信タイミ
ングを切り替える制御レジスタである。
【００２４】データレジスタ１１は、データ転送クロッ
クであるクロック信号１０１の立ち上がりタイミングで
セレクタ２１の出力を格納する。データ出力レジスタ２
５は、クロック信号１０１の立ち下がりエッジを受けて
データレジスタ１１のデータを格納し、データ出力線４
９にデータを出力する。データ出力線２４にデータを出
力する。これにより、送信時とは異なり、受信時はクロ
ックの逆のエッジでデータが受信されることになる。デ
ータ入力レジスタ２０は、クロック信号１０１の立ち下
がりタイミングでデータ入力線２３からデータを格納す
る。セレクタ２１は、受信エッジ切換信号１０８を受け
ると前記データ入力レジスタ２０のデータを出力し、そ
れ以外のときはデータ入力線２３のデータを出力する。
ストップビット受信レジスタ１２は、第１のストップビ
ットを受信状態の時に出力されるクロック信号１０２の
立ち上がりタイミングでセレクタ２１の出力を格納す
る。同様にストップビット受信レジスタ１３は、第２の
ストップビットを受信状態の時に出力されるクロック信
号１０３の立ち上がりタイミングでセレクタ２１の出力
を格納する。ここで、クロック信号１０２およびクロッ
ク信号１０３の立ち上がりタイミングはクロック信号１
０１の立ち上がりタイミングと一致している。フレーム
モード選択レジスタ１７と通信モード切換レジスタ１８
と受信エッジ切換レジスタ１９は、書き込み制御信号１
０６（図中記号ＷＥ）によってデータバス２２からデー
タを格納し、それぞれフレームモード選択信号１０５と
通信モード切換信号１０７と受信エッジ切換信号１０８
を出力する。フレームモード選択回路１４はフレームモ
ード選択信号１０５を受けるとストップビット受信レジ
スタ１２と１３のデータの論理積を出力し、それ以外の
ときはストップビット受信レジスタ１２のデータを出力
する。セレクタ１６は通信モード切換信号１０７を受け
るとストップビット受信レジスタ１３のデータを出力
し、それ以外のときはフレームモード選択回路１４のデ
ータを出力する。情報記憶レジスタ１５は、エラー情報
を受信状態の時に出力されるクロック信号１０４によっ
てセレクタ１６の出力を格納し、データバス２２にデー
タを出力する。
クであるクロック信号１０１の立ち上がりタイミングで
セレクタ２１の出力を格納する。データ出力レジスタ２
５は、クロック信号１０１の立ち下がりエッジを受けて
データレジスタ１１のデータを格納し、データ出力線４
９にデータを出力する。データ出力線２４にデータを出
力する。これにより、送信時とは異なり、受信時はクロ
ックの逆のエッジでデータが受信されることになる。デ
ータ入力レジスタ２０は、クロック信号１０１の立ち下
がりタイミングでデータ入力線２３からデータを格納す
る。セレクタ２１は、受信エッジ切換信号１０８を受け
ると前記データ入力レジスタ２０のデータを出力し、そ
れ以外のときはデータ入力線２３のデータを出力する。
ストップビット受信レジスタ１２は、第１のストップビ
ットを受信状態の時に出力されるクロック信号１０２の
立ち上がりタイミングでセレクタ２１の出力を格納す
る。同様にストップビット受信レジスタ１３は、第２の
ストップビットを受信状態の時に出力されるクロック信
号１０３の立ち上がりタイミングでセレクタ２１の出力
を格納する。ここで、クロック信号１０２およびクロッ
ク信号１０３の立ち上がりタイミングはクロック信号１
０１の立ち上がりタイミングと一致している。フレーム
モード選択レジスタ１７と通信モード切換レジスタ１８
と受信エッジ切換レジスタ１９は、書き込み制御信号１
０６（図中記号ＷＥ）によってデータバス２２からデー
タを格納し、それぞれフレームモード選択信号１０５と
通信モード切換信号１０７と受信エッジ切換信号１０８
を出力する。フレームモード選択回路１４はフレームモ
ード選択信号１０５を受けるとストップビット受信レジ
スタ１２と１３のデータの論理積を出力し、それ以外の
ときはストップビット受信レジスタ１２のデータを出力
する。セレクタ１６は通信モード切換信号１０７を受け
るとストップビット受信レジスタ１３のデータを出力
し、それ以外のときはフレームモード選択回路１４のデ
ータを出力する。情報記憶レジスタ１５は、エラー情報
を受信状態の時に出力されるクロック信号１０４によっ
てセレクタ１６の出力を格納し、データバス２２にデー
タを出力する。
【００２５】ここで、クロック信号１０１、１０２、１
０３、１０４と書き込み制御信号１０６は図示されない
マイクロプロセッサにより出力され、データバス２２は
同マイクロプロセッサに接続されている。また、データ
入力線２３およびデータ出力線２４はそれぞれ図示され
ないデータ端子と接続されており、データ転送装置１
は、図示されないリーダライタと前記データ端子によっ
て接続されている。
０３、１０４と書き込み制御信号１０６は図示されない
マイクロプロセッサにより出力され、データバス２２は
同マイクロプロセッサに接続されている。また、データ
入力線２３およびデータ出力線２４はそれぞれ図示され
ないデータ端子と接続されており、データ転送装置１
は、図示されないリーダライタと前記データ端子によっ
て接続されている。
【００２６】以上のように構成された本発明のデータ転
送装置について、ＩＣカード通信を行う場合の動作につ
いて正常通信と異常通信の場合に分けて説明する。 （正常通信の場合）まず通信モード切換レジスタにより
ＩＣカード通信を選択する。これによって、セレクタ１
６はストップビット受信レジスタ１３のデータを出力す
ることになる。また、受信エッジ切換レジスタ１９によ
り、データ入力線２３もしくはデータ入力レジスタ２０
のどちらのデータをセレクタ２１から出力するかを選択
する。データ入力レジスタ２０は、クロック信号１０１
によってデータ入力線２３からデータを格納する。デー
タレジスタ１１には送信するＡＴＲデータをあらかじめ
セットしておき、クロック信号１０１によってセットし
たデータを１ビットずつデータ出力線２４に出力する。
ＡＴＲデータ送信完了後ストップビット受信レジスタ１
３は、図２に示されている（Ａ）のタイミングでクロッ
ク信号１０３によってセレクタ２１からデータを格納す
る。セレクタ１６はストップビット受信レジスタ１３の
データを出力し、情報記憶レジスタ１５は通信終了時に
マイクロプロセッサから出力されるクロック信号１０４
によって図２の（Ｂ）のタイミングでセレクタ１６の出
力を格納する。正常通信の場合、リーダライタは再送要
求を出さないので、図２の（Ａ）のタイミングのセレク
タ２１の出力は”Ｈ”であるため、通信終了後の情報記
憶レジスタ１５のデータは”Ｈ”となる。 （異常通信の場合）本データ転送装置によって送信され
たＡＴＲデータをリーダライタが正常に受信出来なかっ
た場合、リーダライタから図３の（Ｃ）のタイミングで
１ビットもしくは２ビットのデータ幅に相当する、通信
エラーを示す再送要求データが送信されてくる。この場
合の動作について、前記再送要求データ幅が、（１）１
ビット（２）２ビットの場合に分けて説明する。 （１）再送要求データ＝１ビット まず受信エッジ切換レジスタ１９により、データ入力レ
ジスタ２０のデータをセレクタ２１から出力するように
設定しておく。これにより、送信と同じタイミングでデ
ータを受信することが可能となる。図３のＡＴＲデータ
送信期間の動作は、上記の正常通信の場合と同じであ
る。ＡＴＲデータ送信完了後の再送要求データ受信期間
において、データ入力レジスタ２０は、再送要求データ
受信期間の中間（図３（Ｅ））のタイミングでクロック
信号１０１によってデータ入力線２３から再送要求デー
タ”Ｌ”を格納する。従って、ストップビット受信レジ
スタ１３は、図３の（Ｄ）のタイミングでクロック信号
１０３によってセレクタ２１から”Ｌ”データを格納す
る。続いて情報記憶レジスタ１５は、図３の（Ｆ）のタ
イミングでセレクタ１６の出力”Ｌ”を格納する。 （２）再送要求データ＝２ビット まず受信エッジ切換レジスタ１９により、データ入力線
２３のデータをセレクタ２１から出力するように設定し
ておく。これにより、ストップビット受信レジスタ１３
は、送信のクロックのエッジと逆のエッジタイミングで
データを受信することが可能となる。ＡＴＲデータ送信
期間の動作は、上記の正常通信および（１）の場合と同
じである。ＡＴＲデータ送信完了後の再送要求データ受
信期間において、ストップビット受信レジスタ１３は、
再送要求データ受信期間の中間（図３（Ｄ））のタイミ
ングでクロック信号１０３によってデータ入力線２３か
ら再送要求データ”Ｌ”を格納する。従って、情報記憶
レジスタ１５は、セレクタ１６を通して図３（Ｆ）のタ
イミングで”Ｌ”データを格納する。
送装置について、ＩＣカード通信を行う場合の動作につ
いて正常通信と異常通信の場合に分けて説明する。 （正常通信の場合）まず通信モード切換レジスタにより
ＩＣカード通信を選択する。これによって、セレクタ１
６はストップビット受信レジスタ１３のデータを出力す
ることになる。また、受信エッジ切換レジスタ１９によ
り、データ入力線２３もしくはデータ入力レジスタ２０
のどちらのデータをセレクタ２１から出力するかを選択
する。データ入力レジスタ２０は、クロック信号１０１
によってデータ入力線２３からデータを格納する。デー
タレジスタ１１には送信するＡＴＲデータをあらかじめ
セットしておき、クロック信号１０１によってセットし
たデータを１ビットずつデータ出力線２４に出力する。
ＡＴＲデータ送信完了後ストップビット受信レジスタ１
３は、図２に示されている（Ａ）のタイミングでクロッ
ク信号１０３によってセレクタ２１からデータを格納す
る。セレクタ１６はストップビット受信レジスタ１３の
データを出力し、情報記憶レジスタ１５は通信終了時に
マイクロプロセッサから出力されるクロック信号１０４
によって図２の（Ｂ）のタイミングでセレクタ１６の出
力を格納する。正常通信の場合、リーダライタは再送要
求を出さないので、図２の（Ａ）のタイミングのセレク
タ２１の出力は”Ｈ”であるため、通信終了後の情報記
憶レジスタ１５のデータは”Ｈ”となる。 （異常通信の場合）本データ転送装置によって送信され
たＡＴＲデータをリーダライタが正常に受信出来なかっ
た場合、リーダライタから図３の（Ｃ）のタイミングで
１ビットもしくは２ビットのデータ幅に相当する、通信
エラーを示す再送要求データが送信されてくる。この場
合の動作について、前記再送要求データ幅が、（１）１
ビット（２）２ビットの場合に分けて説明する。 （１）再送要求データ＝１ビット まず受信エッジ切換レジスタ１９により、データ入力レ
ジスタ２０のデータをセレクタ２１から出力するように
設定しておく。これにより、送信と同じタイミングでデ
ータを受信することが可能となる。図３のＡＴＲデータ
送信期間の動作は、上記の正常通信の場合と同じであ
る。ＡＴＲデータ送信完了後の再送要求データ受信期間
において、データ入力レジスタ２０は、再送要求データ
受信期間の中間（図３（Ｅ））のタイミングでクロック
信号１０１によってデータ入力線２３から再送要求デー
タ”Ｌ”を格納する。従って、ストップビット受信レジ
スタ１３は、図３の（Ｄ）のタイミングでクロック信号
１０３によってセレクタ２１から”Ｌ”データを格納す
る。続いて情報記憶レジスタ１５は、図３の（Ｆ）のタ
イミングでセレクタ１６の出力”Ｌ”を格納する。 （２）再送要求データ＝２ビット まず受信エッジ切換レジスタ１９により、データ入力線
２３のデータをセレクタ２１から出力するように設定し
ておく。これにより、ストップビット受信レジスタ１３
は、送信のクロックのエッジと逆のエッジタイミングで
データを受信することが可能となる。ＡＴＲデータ送信
期間の動作は、上記の正常通信および（１）の場合と同
じである。ＡＴＲデータ送信完了後の再送要求データ受
信期間において、ストップビット受信レジスタ１３は、
再送要求データ受信期間の中間（図３（Ｄ））のタイミ
ングでクロック信号１０３によってデータ入力線２３か
ら再送要求データ”Ｌ”を格納する。従って、情報記憶
レジスタ１５は、セレクタ１６を通して図３（Ｆ）のタ
イミングで”Ｌ”データを格納する。
【００２７】異常通信エラーが生じた場合において、上
記（１）と（２）に述べたようにストップビット受信レ
ジスタ１３のデータ入力線２３からのデータの受信タイ
ミングを変更し、ストップビット受信レジスタ１２のデ
ータを無視出来るようにすることで、再送要求データを
通信エラー情報として適正なタイミングで情報記憶レジ
スタ１５に格納することが可能となる。
記（１）と（２）に述べたようにストップビット受信レ
ジスタ１３のデータ入力線２３からのデータの受信タイ
ミングを変更し、ストップビット受信レジスタ１２のデ
ータを無視出来るようにすることで、再送要求データを
通信エラー情報として適正なタイミングで情報記憶レジ
スタ１５に格納することが可能となる。
【００２８】情報記憶レジスタ１５は通信終了後も前記
エラー情報を保持しているので、通信終了後に情報記憶
レジスタ１５のデータを読み出すことにより、マイクロ
プロセッサは通信が正常終了したか否かを判定すること
ができる。
エラー情報を保持しているので、通信終了後に情報記憶
レジスタ１５のデータを読み出すことにより、マイクロ
プロセッサは通信が正常終了したか否かを判定すること
ができる。
【００２９】以上のように本発明の実施の形態によれ
ば、僅かな回路と制御レジスタを設け制御レジスタの設
定で回路を切り換えることにより、ＵＡＲＴおよびＡＴ
Ｒ両方のデータフォーマットを扱うことができ、ＵＡＲ
Ｔ通信とは異なるデータフォーマットであるＩＣカード
通信が可能となる。また、従来はＡＴＲフォーマットの
送受信はマイクロコンピュータがソフトウエアを実行す
ることで実現しており、高速な通信を行うには非常に高
性能なマイクロコンピュータを用いる必要があったが、
本発明の実施の形態によれば、容易に高速な通信を実現
することができる。
ば、僅かな回路と制御レジスタを設け制御レジスタの設
定で回路を切り換えることにより、ＵＡＲＴおよびＡＴ
Ｒ両方のデータフォーマットを扱うことができ、ＵＡＲ
Ｔ通信とは異なるデータフォーマットであるＩＣカード
通信が可能となる。また、従来はＡＴＲフォーマットの
送受信はマイクロコンピュータがソフトウエアを実行す
ることで実現しており、高速な通信を行うには非常に高
性能なマイクロコンピュータを用いる必要があったが、
本発明の実施の形態によれば、容易に高速な通信を実現
することができる。
【００３０】尚、以上の本発明の実施の形態では、デー
タ入力レジスタ２０は、クロック信号１０１の立ち下が
りタイミングでデータ入力線２３の値を格納している
が、クロック１０１を遅延させて得られたクロックを用
いて入力線２３の値を格納してもよい。
タ入力レジスタ２０は、クロック信号１０１の立ち下が
りタイミングでデータ入力線２３の値を格納している
が、クロック１０１を遅延させて得られたクロックを用
いて入力線２３の値を格納してもよい。
【００３１】
【発明の効果】以上のように本発明に係るデータ転送装
置は、データ転送クロックの第１の変化タイミングでシ
リアルデータをデータ端子に出力するシリアルデータ出
力手段と、第１のストップビットを受信状態のときにデ
ータ転送クロックの第２の変化タイミングで所与のデー
タを格納し出力する第１のストップビット受信手段と、
第２のストップビットを受信状態のときにデータ転送ク
ロックの前記第２の変化タイミングで前記所与のデータ
を格納し出力する第２のストップビット受信手段と、前
記第１のストップビット受信手段と前記第２のストップ
ビット受信手段とを用いて論理演算を行いその結果を出
力するフレームモード選択手段と、前記フレームモード
選択手段の出力と前記第２のストップビット受信手段の
出力とを選択し出力する第１の選択手段と、前記第１の
選択手段を制御する第１の制御手段と、データ転送終了
時に前記第１の選択手段の出力を格納し出力する情報記
憶手段とを備え、拡張されたデータ通信状態では、前記
第１の選択手段に前記第２のストップビット受信手段の
出力を選択出力させる。
置は、データ転送クロックの第１の変化タイミングでシ
リアルデータをデータ端子に出力するシリアルデータ出
力手段と、第１のストップビットを受信状態のときにデ
ータ転送クロックの第２の変化タイミングで所与のデー
タを格納し出力する第１のストップビット受信手段と、
第２のストップビットを受信状態のときにデータ転送ク
ロックの前記第２の変化タイミングで前記所与のデータ
を格納し出力する第２のストップビット受信手段と、前
記第１のストップビット受信手段と前記第２のストップ
ビット受信手段とを用いて論理演算を行いその結果を出
力するフレームモード選択手段と、前記フレームモード
選択手段の出力と前記第２のストップビット受信手段の
出力とを選択し出力する第１の選択手段と、前記第１の
選択手段を制御する第１の制御手段と、データ転送終了
時に前記第１の選択手段の出力を格納し出力する情報記
憶手段とを備え、拡張されたデータ通信状態では、前記
第１の選択手段に前記第２のストップビット受信手段の
出力を選択出力させる。
【００３２】この構成によれば、従来のＵＡＲＴ通信に
加えて、前記第１の選択手段に前記第２のストップビッ
ト受信手段の出力を選択出力させることによって、ＵＡ
ＲＴ通信とは異なるデータフォーマットであるＩＣカー
ド通信が可能となる。また、通信をハードウエアで行う
ため容易に高速な通信を実現することができる。
加えて、前記第１の選択手段に前記第２のストップビッ
ト受信手段の出力を選択出力させることによって、ＵＡ
ＲＴ通信とは異なるデータフォーマットであるＩＣカー
ド通信が可能となる。また、通信をハードウエアで行う
ため容易に高速な通信を実現することができる。
【００３３】また、以上のように本発明に係るデータ転
送装置は、前記データ転送装置にさらに、前記データ転
送クロックの第１の変化タイミングで前記データ端子の
値を格納し出力する第１のデータ格納手段と、前記デー
タ端子の値と前記第１のデータ格納手段の出力とのいず
れかを選択して出力する第２の選択手段と、前記第２の
選択手段を制御する第２の制御手段とを備え、前記デー
タ端子から得られる値は前記第２の選択手段の出力であ
る。
送装置は、前記データ転送装置にさらに、前記データ転
送クロックの第１の変化タイミングで前記データ端子の
値を格納し出力する第１のデータ格納手段と、前記デー
タ端子の値と前記第１のデータ格納手段の出力とのいず
れかを選択して出力する第２の選択手段と、前記第２の
選択手段を制御する第２の制御手段とを備え、前記デー
タ端子から得られる値は前記第２の選択手段の出力であ
る。
【００３４】この構成によれば、第２の選択手段が前記
データ端子の値と前記データ格納手段の出力とのいずれ
かを選択することによって、複数のＡＴＲフォーマット
の通信を実現することができる。
データ端子の値と前記データ格納手段の出力とのいずれ
かを選択することによって、複数のＡＴＲフォーマット
の通信を実現することができる。
【００３５】もしくは、以上のように本発明に係るデー
タ転送装置は、前記データ転送装置にさらに、前記デー
タ転送クロックを遅延させて得られるクロックで前記デ
ータ端子の値を格納し出力する第２のデータ格納手段
と、前記データ端子の値と前記第２のデータ格納手段の
出力とのいずれかを選択して出力する第３の選択手段
と、前記第３の選択手段を制御する第３の制御手段とを
備え、前記データ端子から得られる値は前記第３の選択
手段の出力である。
タ転送装置は、前記データ転送装置にさらに、前記デー
タ転送クロックを遅延させて得られるクロックで前記デ
ータ端子の値を格納し出力する第２のデータ格納手段
と、前記データ端子の値と前記第２のデータ格納手段の
出力とのいずれかを選択して出力する第３の選択手段
と、前記第３の選択手段を制御する第３の制御手段とを
備え、前記データ端子から得られる値は前記第３の選択
手段の出力である。
【００３６】この構成によれば、前記データ転送装置と
異なる構成で同等の効果を得ることができる。
異なる構成で同等の効果を得ることができる。
【図１】本発明の実施の形態におけるデータ転送装置の
構成を示すブロック図
構成を示すブロック図
【図２】本発明の実施の形態におけるデータ転送装置の
動作を示すタイミングチャート
動作を示すタイミングチャート
【図３】本発明の実施の形態におけるデータ転送装置の
動作を示すタイミングチャート
動作を示すタイミングチャート
【図４】従来のデータ転送装置の構成を示すブロック図
【図５】従来のデータ転送装置の動作を示すタイミング
チャート
チャート
【図６】ＡＴＲのフォーマットの概略図
１１ データレジスタ １２、１３ ストップビット受信レジスタ １４ フレームモード選択回路 １５ 情報記憶レジスタ １６、２１ セレクタ １７ フレームモード選択レジスタ １８ 通信モード切換レジスタ １９ 受信エッジ切換レジスタ ２０ データ入力レジスタ ２２ データバス ２３ データ入力線 ２４ データ出力線 １０１、１０２、１０３、１０４ クロック信号 １０５ フレームモード選択信号 １０６ 書き込み制御信号 １０７ 通信モード切換信号
Claims (4)
- 【請求項１】 データ転送クロックの第１の変化タイミ
ングでシリアルデータをデータ端子に出力するシリアル
データ出力手段と、第１のストップビットを受信状態の
ときに前記データ転送クロックの第２の変化タイミング
で前記データ端子から得られる値を格納し出力する第１
のストップビット受信手段と、第２のストップビットを
受信状態のときにデータ転送クロックの前記第２の変化
タイミングで前記データ端子から得られる値を格納し出
力する第２のストップビット受信手段と、前記第１のス
トップビット受信手段と前記第２のストップビット受信
手段とを用いて論理演算を行いその結果を出力するフレ
ームモード選択手段と、前記フレームモード選択手段の
出力と前記第２のストップビット受信手段の出力とを選
択し出力する第１の選択手段と、前記第１の選択手段を
制御する第１の制御手段と、データ転送終了時に前記第
１の選択手段の出力を格納し出力する情報記憶手段とを
備え、拡張されたデータ通信状態では、前記第１の選択
手段に前記第２のストップビット受信手段の出力を選択
出力させることを特徴とするデータ転送装置。 - 【請求項２】 前記データ転送装置はさらに、前記デー
タ転送クロックの第１の変化タイミングで前記データ端
子の値を格納し出力する第１のデータ格納手段と、前記
データ端子の値と前記第１のデータ格納手段の出力との
いずれかを選択して出力する第２の選択手段と、前記第
２の選択手段を制御する第２の制御手段とを備え、前記
データ端子から得られる値は前記第２の選択手段の出力
であることを特徴とする請求項１記載のデータ転送装
置。 - 【請求項３】 前記データ転送装置はさらに、前記デー
タ転送クロックを遅延させて得られるクロックで前記デ
ータ端子の値を格納し出力する第２のデータ格納手段
と、前記データ端子の値と前記第２のデータ格納手段の
出力とのいずれかを選択して出力する第３の選択手段
と、前記第３の選択手段を制御する第３の制御手段とを
備え、前記データ端子から得られる値は前記第３の選択
手段の出力であることを特徴とする請求項１記載のデー
タ転送装置。 - 【請求項４】 前記第２の変化タイミングに於ける前記
データ転送クロックの変化は、前記第１の変化タイミン
グに於ける前記データ転送クロックの変化と極性が異な
ることを特徴とする請求項１から請求項３までのいずれ
か記載のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27092997A JP3395600B2 (ja) | 1997-10-03 | 1997-10-03 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27092997A JP3395600B2 (ja) | 1997-10-03 | 1997-10-03 | データ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11112598A true JPH11112598A (ja) | 1999-04-23 |
| JP3395600B2 JP3395600B2 (ja) | 2003-04-14 |
Family
ID=17492971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27092997A Expired - Fee Related JP3395600B2 (ja) | 1997-10-03 | 1997-10-03 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3395600B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006312472A (ja) * | 2005-05-09 | 2006-11-16 | Dainippon Printing Co Ltd | 包装材のための縦シール装置 |
-
1997
- 1997-10-03 JP JP27092997A patent/JP3395600B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006312472A (ja) * | 2005-05-09 | 2006-11-16 | Dainippon Printing Co Ltd | 包装材のための縦シール装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3395600B2 (ja) | 2003-04-14 |
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Legal Events
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