JPH0720091B2 - データバッファ回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 例えば，同期端局装置で受信信号のフレームを装置内フ
レームに乗り換える際に使用するデータバッファ回路に
関し、 受信信号中の有効部分の遅延時間を最小にすることを目
的とし， データが含まれている有効部分とデータが含まれていな
い無効部分とで構成されている受信信号のフレームを装
置内フレームに乗り換える際、受信信号と該受信信号に
同期し，該受信信号中の有効部分，無効部分を示す第１
の識別信号が入力するが，該第１の識別信号が有効部分
の間はデータが書き込まれ，無効部分の間は書き込みが
停止されるシフトレジスト手段と、入力する制御信号の
状態に対応して該シフトレジスト手段の出力をセレクト
して送出するセレクタと、該第１の識別信号と該装置内
フレーム中の有効部分，無効部分を示す該２の識別信号
とが入力するが，該第１の識別信号の状態にかかわら
ず，該第２の識別信号が有効部分の間は該シフトレジス
タ手段から欠落・重複のないデータを取り出し，無効部
分の間は重複データを取り出すが，該無効部分の直前と
直後に取り出したデータについては欠落・重複のない様
に該セレクタを制御する制御信号を送出する制御部とを
有する様に構成する。

〔産業上の利用分野〕

本発明は，例えば同期端局装置で受信信号のフレームを
装置内フレームに乗り換える際に使用するデータバッフ
ァ回路に関するものである。

同期端局装置では装置内での処理を容易にする為にフレ
ーム乗り換え，即ち受信信号のフレーム位相を装置内フ
レーム位相と一致させるが，この時，受信信号中の有効
部分の遅延時間を最小にすることが要望されている。

〔従来の技術〕

第５図は従来例のブロック図，第６図は第５図の動作説
明図を示す。ここで，第６図中の左側の符号は第５図中
の同じ符号の部分の波形を示す。

以下，第６図を参照して第５図の動作を説明する。

先ず，データバッファ１の中には，例えば書き込みカウ
ンタ，メモリ，読み出しカウンタ（いずれも図示せず）
が入っていて，第６図−，に示す様な受信フレーム
パルスFP₁（以下,FP₁と省略する）とデータがこのデー
タバッファ１に入力する。

FP₁は内部の書き込みカウンタをリセットして，例えば
０からカウント動作を開始するが，カウント値は書き込
みアドレスとしてメモリに加えられる様になっているの
で，入力データは書き込みアドレスに対応する部分に書
き込まれる。

次に、第６図−に示す様な装置内フレームパルス（以
下,FP₂と省略する）が入力すると,FP₂は内部の読み出し
カウンタをリセットして，例えば０からカウント動作を
開始するが，カウント値は読み出しアドレスとしてメモ
リに加えられる様になっているので，読み出しアドレス
に対応する部分のデータが読み出される。

これにより，受信信号のフレームが装置内フレームに乗
り換えられる。

〔発明が解決しようとする課題〕

ここで，データバッファ内のメモリの容量としてはFP₁
とFP₂の位相差分だけデータを蓄えなければならない
が，位相差分がどの位になるのか判らないので,1フレー
ム（例えば,125μｓ）分のデータが蓄えられる容量にし
なければならない。

即ち、受信信号のフレームを装置内フレームに乗り換え
る際に，受信信号のフレーム遅延は，例えば最大125μ
ｓにもなり，しかも１フレーム分を蓄える為に回路規模
も大きくなると云う問題がある。

本発明は受信信号中の有効部分の遅延時間を最小にする
ことを目的とする。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中,2は受信信号と該受信信号に同期し，該受信信号中
の有効部分，無効部分を示す第１の識別信号が入力する
が，該第１の識別信号が有効部分の間はデータが書き込
まれ，無効部分の間は書き込みが停止されるシフトレジ
スト手段で、４は入力する制御信号の状態に対応して該
シフトレジスト手段の出力をセレクトして送出するセレ
クタである。

また,3は該第１の識別信号と該装置内フレーム中の有効
部分，無効部分を示す該２の識別信号とが入力するが，
該第１の識別信号の状態にかかわらず，該第２の識別信
号が有効部分の間は該シフトレジスタ手段から欠落・重
複のないデータを取り出し，無効部分の間は重複データ
を取り出すが，該無効部分の直前と直後に取り出したデ
ータについては欠落・重複のない様に該セレクタを制御
する制御信号を送出する制御部である。

〔作用〕

先ず，第１の識別信号の無効部分の長さに対応する段数
を持つシフトレジスト手段に受信信号と第１の識別信号
が入力すると，第１の識別信号が有効部分の時に受信信
号が書き込まれ，無効部分の時には直前の有効部分の受
信信号が保持され，各段の出力はセレクタに加えられ
る。

次に，制御部には第1,第２の識別信号が入力するが，こ
れらの識別信号の状態に対応して異なる制御信号をセレ
クタに送出する。

即ち、２つの識別信号が共に有効部分の時は直前の制御
信号をそのままセレクタに送出する。そこで，セレクタ
がセレクトしているレジスタ手段の出力端はそのまま保
持され，データ入力した受信信号の無効部分は同じ出力
端からそのままセレクタを介して送出される。尚，シフ
トレジスタでの遅延は小さいので無視する（第２図−
，のＡ部分参照）。

しかし、第１の制御信号が有効部分，第２の識別信号が
無効部分の時は上記の出力端より後段の出力端をセレク
トする制御信号を送出する。そこで，セレクタは直前の
受信信号の有効部分を無効部分の間，重複して送出する
ので，この無効部分に別の信号が挿入されても受信信号
の有効部分は欠落しない。

また，第１の識別信号が無効部分，第２の識別信号が有
効部分の時は上記の出力端よりも前段の出力端をセレク
トする制御信号を送出する。そこで，新しい受信信号が
書き込まれなくても受信信号の有効部分は欠落しない
（第２図−，のＢ部分）。

これにより、第２図−，に示す様に装置内フレーム
の無効部分のみ位相合わせして有効部分はそのまま通過
させるので，遅延時間は無効部分に対応する時間だけと
なり最少にすることができる。

〔実施例〕

第３図は本発明の実施例のブロック図、第４図は第３図
の動作説明図を示す。

尚，第４図中の左側の符号は第３図中の同じ符号の部分
の波形を示し，図中の数字はデータ番号を示す。ここ
で、シフトレジスト21,一部反転端子付きORゲート22,は
シフトレジスト手段２の構成部分、アップ／ダウンカウ
ンタ31,デコーダ32は制御部３の構成部分を示す。ま
た，ライトイネーブル信号は第１の識別信号，リードイ
ネーブル信号は第２の識別信号に対応し，有効部分は1,
無効部分は０とする。

以下，無効部分は２ビットとして第４図を参照して第３
図の動作を説明する。尚，シフトレジスタ21の段数は無
効部分が２ビット，出力が１ビット遅延することを考慮
して３段とする。

先ず、一部反転端子付きORゲート22にライトイネーブル
信号（以下,WEと省略する）とクロック（以下,CKと省略
する）が入力するが,WEが0,即ち無効部分を示す時はシ
フトレジスタ（以下,SRと省略する）21にCKは加えられ
ない。

そこで，入力データはWEが１の間だけSR21に順次書き込
まれ,WEが０の時はそのままの状態が保たれて第４図−
に示す様な出力がこのSR21を構成する３つのフリップ
フロップ（図示せず）の出力端SR₀,SR₁,SR₂から送出さ
れる（第４図−〜参照）。

一方，アップ／ダウンカウンタ（以下,U/Dカウンタと省
略する）31のＤ端子,U端子にはWEとリードイネーブル信
号（以下,REと省略する）が加えられるが，このWEとRE
の状態によってU/Dカウンタの動作が制御される。

（１） WEが１（有効部分）,REが１の場合 通常はこの様な状態にあるが,U/Dカウンタ31はカウント
動作停止の状態にあり，このカウンタはある固定のカウ
ント値をデコーダ32に送出している。

そこで，デコーダはこのカウント値に対応するデコード
値，例えば第４図−の左側のａに示す様に２を制御信
号としてセレクタ４に送出している。セレクタはSRの出
力端SR₂をセレクトしているので，この出力端からデー
タ95〜98が順次，出力される。

（２） WEが０（無効部分）,REが１の場合 第４図−に示す様にWEが０になると上記の様に入力デ
ータが書き込まれず,SRは動作停止する（尚,SRはFFで構
成されているので，第４図−のｂに示す様に出力側は
１ビット遅延する）。

一方,U/Dカウンタ31はカウントダウン動作を開始してカ
ウント値が１つ下がるので，デコーダ32はこれに対応し
て１の制御信号をセレクタ４に送出する。セレクタは１
つ前段の端子SR₁をセレクトしてデータ99を出力し，更
に０の制御信号により端子SR₀をセレクトしてデータ100
を出力する（第４図−，参照）。そこで，出力デー
タは連続して送出される。

尚，無効部分が２ビットとしているので,2度カウントダ
ウン動作をし，異なる制御信号が２回送出される。

そして，（１）項の状態に戻ると上記の様にU/Dカウン
タ31は停止し，セレクタはそのまま出力端SR₀をセレク
トし，データ１〜５を出力する。

（３） WEが1,REが０の場合 U/Dカウンタはアップカウント動作を開始するので１つ
カウントアップし，これに対応して制御信号は０から１
になりセレクタは出力端SR₁をセレクトするので再びデ
ータ５を出力し，更に１つカウントアップしてセレクタ
は出力端SR₂をセレクトするので，再びデータ５を出力
する（第４図−のｃ参照）。

即ち、無効部分になる直前の出力データをそのまま送出
する。そして、REが１になると（１）項と同様にU/Dカ
ウンタ31はカウント動作を停止するので出力端SR₂を引
き続きセレクトし，データ６を出力する。これにより，
出力データは連続して送出される。

即ち、入力データはREが有効部分の時はそのまま出力さ
れ（SRによる遅延は無視する），無効部分で無効部分の
ビット長である２ビットだけ遅延するので，遅延時間が
最少となる。

〔発明の効果〕

以上詳細に説明した様に本発明によれば受信信号中の有
効部分の遅延時間を最小にすることができると云う効果
がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は第１図の動作説明図、 第３図は本発明の実施例のブロック図、 第４図は第３図の動作説明図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図を示す。 図において、 ２はシフトレジスト手段、 ３は制御部、 ４はセレクタを示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】データが含まれている有効部分とデータが
   含まれていない無効部分とで構成されている受信信号の
   フレームを装置内フレームに乗り換える際、 受信信号と該受信信号に同期し，該受信信号中の有効部
   分，無効部分を示す第１の識別信号が入力するが，該第
   １の識別信号が有効部分の間はデータが書き込まれ，無
   効部分の間は書き込みが停止されるシフトレジスト手段
   （２）と、入力する制御信号の状態に対応して該シフト
   レジスト手段の出力をセレクトして送出するセレクタ
   （４）と、 該第１の識別信号と該装置内フレーム中の有効部分，無
   効部分を示す該２の識別信号とが入力するが， 該第１の識別信号の状態にかかわらず，該第２の識別信
   号が有効部分の間は該シフトレジスタ手段から欠落・重
   複のないデータを取り出し， 無効部分の間は重複データを取り出すが，該無効部分の
   直前と直後に取り出したデータについては欠落・重複の
   ない様に該セレクタを制御する制御信号を送出する制御
   部（３）とを有することを特徴とするデータバッファ回
   路。