JPH02223241A - データバッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、同期端局装置で受信信号のフレームを装置内フ
レームに乗り換える際に使用するデータバッファ回路に
関し、 受信信号中の有効部分の遅延時間を最小にすることを目
的とし。

データが含まれている有効部分とデータが含まれていな
い無効部分とで構成されている受信信号のフレームを装
置内フレームに乗り換える際、受信信号と該受信信号に
同期し、該受信信号中の有効部分、無効部分を示す第１
の識別信号が入力するが、該第１の識別信号が有効部分
の間はデータが書き込まれ、無効部分の間は書き込みが
停止されるシフトレジスト手段と、入力する制御信号の
状態に対応して該シフトレジスト手段の出力をセレクト
して送出するセレクタと、該第１の識別信号と該装置内
フレーム中の有効部分、無効部分を示す該２の識別信号
とが入力するが、該第１の識別信号の状態にかかわらず
、該第２の識別信号が有効部分の間は該シフトレジスタ
手段から欠落・重複のないデータを取り出し、無効部分
の間は重複データを取り出すが、該無効部分の直前と直
後に取り出したデータについては欠落・重複のない様に
該セレクタを制御する制御信号を送出する制御部とを有
する様に構成する。

〔産業上の利用分野〕

本発明は２例えば同期端局装置で受信信号のフレームを
装置内フレームに乗り換える際に使用するデータバッフ
ァ回路に関するものである。

同期端局装置では装置内での処理を容易にする為にフレ
ーム乗り換え、即ち受信信号のフレーム位相を装置内フ
レーム位相と一致させるが、この時、受信信号中の有効
部分の遅延時間を最小にすることが要望されている。

〔従来の技術〕

第５図は従来例のブロック図、第６図は第５図の動作説
明図を示す。ここで、第６図中の左側の符号は第５図中
の同じ符号の部分の波形を示す。

以下、第６図を参照して第５図の動作を説明する。

先ず、データバッファ１の中には１例えば書き込みカウ
ンタ、メモリ、読み出しカウンタ（いずれも図示せず）
が入っていて、第６図−■、■に示す様な受信フレーム
パルスＦＰ、（以下、ＦＰ、と省略する）とデータがこ
のデータバッファ１に入力する。

ＦＰ、は内部の書き込みカウンタをリセットして。

例えば０からカウント動作を開始するが、カウント値は
書き込みアドレスとしてメモリに加えられる様になって
いるので、入力データは書き込みアドレスに対応する部
分に書き込まれる。

次に、第６図−〇に示す様な装置内フレームパルス（以
下、ｐｐ、と省略する）が入力すると、　ｐｐ。

は内部の読み出しカウンタをリセットして１例えばＯか
らカウント動作を開始するが、カウント値は読み出しア
ドレスとしてメモリに加えられる様になっているので、
読み出しアドレスに対応する部分のデータが読み出され
る。

これにより、受信信号のフレームが装置内フレームに乗
り換えられる。

〔発明が解決しようとする課題〕

ここで、データバッファ内のメモリの容量としてはＦＰ
、とＰＰｇの位相差分だけデータを蓄えなければならな
いが９位相差分がどの位になるのか判らないので、１フ
レーム（例えば、１２５μｓ）分のデータが蓄えられる
容量にしなければならない。

即ち、受信信号のフレームを装置内フレームに乗り換禾
る際に、受信信号のフレーム遅延は９例えば最大１２５
μｓにもなり、しかも１フレ一ム分を蓄える為に回路規
模も大きくなると云う問題がある。

本発明は受信信号中の有効部分の遅延時間を最小にする
ことを目的とする。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、２は受信信号と該受信信号に同期し、該受信信号
中の有効部分、無効部分を示す第１の識別信号が入力す
るが、該第１の識別信号が有効部分の間はデータが書き
込まれ、無効部分の間は書き込みが停止されるシフトレ
ジスト手段で、４は入力する制御信号の状態に対応して
該シフトレジスト手段の出力をセレクトして送出するセ
レクタである。

また、３は該第１の識別信号と該装置内フレーム中の有
効部分、無効部分を示す該２の識別信号とが入力するが
、該第１の識別信号の状態にかかわらず、該第２の識別
信号が有効部分の間は該シフトレジスタ手段から欠落・
重複のないデータを取り出し、無効部分の間は重複デー
タを取り出すが、該無効部分の直前と直後に取り出した
データについては欠落・重複のない様に該セレクタを制
御する制御信号を送出する制御部である。

（作用） 先ず、第１の識別信号の無効部分の長さに対応する段数
を持つシフトレジスト手段に受信信号と第１の識別信号
が入力すると、第１の識別信号が有効部分の時に受信信
号が書き込まれ、無効部分の時には直前の有効部分の受
信信号が保持され。

各段の出力はセレクタに加えられる。

次に、制御部には第１．第２の識別信号が入力するが、
これらの識別信号の状態に対応して異なる制御信号をセ
レクタに送出する。

即ち、２つの識別信号が共に有効部分の時は直前の制御
信号をそのままセレクタに送出する。そこで、セレクタ
がセレクトしているレジスタ手段の出力端はそのまま保
持され、データ入力した受信信号の無効部分は同じ出力
端からそのままセレクタを介して送出される。尚、シフ
トレジスタでの遅延は小さいので無視する（第２図−■
、■のＡ部分参照）。

しかし、第１の制御信号が有効部分、第２の識別信号が
無効部分の時、は上記の出力端より後段の出力端をセレ
クトする制御信号を送出する。そこで、セレクタは直前
の受信信号の有効部分を無効部分の間１重複して送出す
るので、この無効部分に別の信号が挿入されても受信信
号の有効部分は゛欠落しない。

また、第１の識別信号が無効部分、第２の識別信号が有
効部分の時は上記の出力端よりも前段の出力端をセレク
トする制御信号を送出する。そこで、新しい受信信号が
書き込まれなくても受信信号の有効部分は欠落しない（
第２図−〇、■の８部分）。

これにより、第２図−■、■に示す様に装置内フレーム
の無効部分のみ位相合わせして有効部分はそのまま通過
させるので、遅延時間は無効部分に対応する時間だけと
なり最少にすることができる。

〔実施例〕

第３図は本発明の実施例のブロック図、第４図は第３図
の動作説明図を示す。

尚、第４図中の左側の符号は第３図中の同じ符号の部分
の波形を示し１図中の数字はデータ番号を示す。ここで
、シフトレジスタ２１．一部反転端子付きＯＲゲート２
２．はシフトレジスト手段２の構成部分、アップ／ダウ
ンカウンタ３１．デコーダ３２は制御部３の構成部分を
示す。また、ライトイネーブル信号は第１の識別信号、
リードイネーブル信号は第２の識別信号に対応し、有効
部分は１゜無効部分は０とする。

以下、無効部分は２ビツトとして第４図を参照して第３
図の動作を説明する。尚、シフトレジスタ２１の段数は
無効部分が２ビツト出力が１ビツト遅延することを考慮
して３段とする。

先ず、一部反転端子付きＯＲゲート２２にライトイネー
ブル信号（以下、　ＷＥと省略する）とクロック（以下
、Ｃにと省略する）が入力するが、　ＷＥが０゜即ち無
効部分を示す時はシフトレジスタ（以下。

ＳＲと省略する）２１にＣＫは加えられない。

そこで、入力データは−Ｅが１の間だけＳＲ２１に順次
書き込まれ、−Ｅが０の時はそのままの状態が保たれて
第４図−■に示す様な出力がこのＳＲ２１を構成する３
つのフリップフロップ（図示せず）の出力端ＳＲ，，Ｓ
Ｒ，、ＳＲ，から送出される（第４図■〜■参照）。

一方、アップ／ダウンカウンタ（以下、　Ｕ／Ｄカウン
タと省略する）３１のＤ端子、Ｕ端子には！／４Ｅとリ
ードイネーブル信号（以下、ＲＥと省略する）が加えら
れるが、このＷＥとＲＥの状態によってＵ／Ｄカウンタ
の動作が制御される。

（１）　　ＷＥが１（有効部分）、ＲＥが１の場合通常
はこの様な状態にあるが、　ＩＩ／Ｄカウンタ３１はカ
ウント動作停止の状態にあり、二〇カウンタはある固定
のカウント値をデコーダ３２に送出している。

そこで、デコーダはこのカウント値に対応するデコード
値１例えば第４図−■の左側のａに示す樺に２を制御信
号としてセレクタ４に送出している。セレクタはＳＲの
出力端ＳＲ，をセレクトしているので、この出力端から
データ９５〜９８が順次、出力される。

（２）鏝Ｅが０（無効部分）、ＲＩＥが１の場合第４図
−〇に示す様にＩｔ４Ｂが０になると上記の様に入力デ
ータが書き込まれず、　ＳＲは動作停止する（尚、ＳＲ
はＦＦで構成されているので、第４図−■のｂに示す様
に出力側は１ビツト遅延する）。

一方、　Ｕ／Ｄカウンタ３１はカウントダウン動作を開
始してカウント値が１つ下がるので、デコーダ３２はこ
れに対応してｌの制御信号をセレクタ４に送出する。セ
レクタは１つ前段の端子ＳＲ，をセレクトしてデータ９
９を出力し、更に０の制御信号により端子ＳＲｏをセレ
クトしてデータ１００を出力する（第４図−〇、■参照
）。そこで、出力データは連続して送出される。

尚、無効部分が２ビツトとしているので、２度カウント
ダウン動作をし、異なる制御信号が２回送出される。

そして、（１）項の状態に戻ると上記の様にＩＩ／Ｄカ
ウンタ３１は停止し、セレクタはそのまま出力端ＳＲ，
をセレクトし、データ１〜５を出力する。

（３）　　１１４ａがｌ、ＲＥが０の場合（１／Ｄカウ
ンタはアップカウント動作を開始するので１つカウント
アツプし、これに対応して制御信号は０から１になりセ
レクタは出力端ＳＲ，をセレクトするので再びデータ５
を出力し、更に１つカウントアツプしてセレクタは出力
端ＳＲ１をセレクトするので、再びデータ５を出力する
（第４図−■のＣ参照）。

即ち、無効部分になる直前の出力データをそのまま送出
する。そして、ＲＥが１になると（１）項と同様にＵ／
Ｄカウンタ３１はカウント動作を停止するので出力端Ｓ
ＲＲを引き続きセレクトし、データ６を出力する。これ
により、出力データは連続して送出される。

即ち、入力データはＲＥが有効部分の時はそのまま出力
され（ＳＲによる遅延は無視する）、無効部分で無効部
分のビット長である２ビツトだけ遅延するので、遅延時
間が最少となる。

〔発明の効果〕

以上詳細に説明した様に本発明によれば受信信号中の有
効部分の遅延時間を最小にすることができると云う効果
がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は第１図の動作説明図、 第３図は本発明の実施例のブロック図、第４図は第３図
の動作説明図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図を示す。 図において、 ２はシフトレジスト手段、 ３は制御部、 ｉＸＸ朝明屑証浬ブロック図 第　７　図 ！！効卸方 ｆｉ７１１１　り動１り三ｉａ　日月父系　２　図 ２オス兇日月の！η乞ブ引のフロック図！ ■

Claims (1)

1. 【特許請求の範囲】 データが含まれている有効部分とデータが含まれていな
   い無効部分とで構成されている受信信号のフレームを装
   置内フレームに乗り換える際、受信信号と該受信信号に
   同期し、該受信信号中の有効部分、無効部分を示す第１
   の識別信号が入力するが、該第１の識別信号が有効部分
   の間はデータが書き込まれ、無効部分の間は書き込みが
   停止されるシフトレジスト手段（２）と、入力する制御
   信号の状態に対応して該シフトレジスト手段の出力をセ
   レクトして送出するセレクタ（４）と、該第１の識別信
   号と該装置内フレーム中の有効部分、無効部分を示す該
   ２の識別信号とが入力するが、 該第１の識別信号の状態にかかわらず、該第２の識別信
   号が有効部分の間は該シフトレジスタ手段から欠落・重
   複のないデータを取り出し、 無効部分の間は重複データを取り出すが、該無効部分の
   直前と直後に取り出したデータについては欠落・重複の
   ない様に該セレクタを制御する制御信号を送出する制御
   部（３）とを有することを特徴とするデータバッファ回
   路。