JPS59125141A - バツフアメモリ回路 - Google Patents
バツフアメモリ回路Info
- Publication number
- JPS59125141A JPS59125141A JP58000007A JP783A JPS59125141A JP S59125141 A JPS59125141 A JP S59125141A JP 58000007 A JP58000007 A JP 58000007A JP 783 A JP783 A JP 783A JP S59125141 A JPS59125141 A JP S59125141A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- address
- address counter
- signal
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、エンベロープ形式でデータ伝送を行なう２つ
の同期データ回線を縦続接続するためのバッファメモリ
回路に関し、特に上記２つの同期データ回線双互間は、
ビット同期は確立京れでいるが相別的かタイミング位相
のゆらぎ（以下タイミングジッタという）を有する場合
のバッファメモリの読出しアドレスの制御に関する。
の同期データ回線を縦続接続するためのバッファメモリ
回路に関し、特に上記２つの同期データ回線双互間は、
ビット同期は確立京れでいるが相別的かタイミング位相
のゆらぎ（以下タイミングジッタという）を有する場合
のバッファメモリの読出しアドレスの制御に関する。
従来、２つの同期データ回線Ａと、Ｂを縦続接続する場
合に、タイミングジッタによって発生するデータの欠落
または重複を防止するために、回線Ａから入力する書込
みタイミング信号をカウントしてバッファメモリへの書
込みアドレス信号を発生する第１のカウンタと、回線Ｂ
から入力する読出しタイミング信号をカウントして前記
バッファへの読出しアドレス信号を出力する第２のカウ
ンタとを設けて、前記第１のカウンタの出力するアドレ
ス信号によってバッファメモリに回ａｈから入力するデ
ータ信号を書き込み、前記第２のカウンタの出力するア
ドレス信号によって前記バツファメモリからデータを読
出して回線Ｂへ送出するようにしている。そして、上記
第１のアドレスカウンタの出力の位相と、前記第２のア
ドレスカウンタの出力の位相とが回線Ａと８間のタイミ
ングジッタによって接近した場合は、第２のカウンタの
内容をクリアするようにしている。第２のカウンタのク
リアは、第１のカウンタの出力値（一般的に循環出力で
ある）から最も離れた位相に設定される。すなわち、例
えば第１のカウンタの出力が１〜８の循環出力でありク
リア時における第１のカウンタの出力が１であるとする
と、第２のカウンタけ５にクリアされる。クリア後は、
バッファメモリへの書込みアドレスと読出しアドレスと
は離隔しているから多少のタイミングジッタがあっても
データの欠落または重複が発生することはない。しかし
、上述の従来回路は、データ伝送開始時における第１と
第２のアドレスカウンタの出力値は不定であり、これが
比較的接近していると、データ伝送中におけるタイミン
グジッタによって第１と第２のカウンタの出力位相が接
近１−て第２のカウンタがクリアされる。クリアされた
場合には、データの欠落寸たは重複が発生するからデー
タを効率よく正しく伝送することができないという欠点
がある。
合に、タイミングジッタによって発生するデータの欠落
または重複を防止するために、回線Ａから入力する書込
みタイミング信号をカウントしてバッファメモリへの書
込みアドレス信号を発生する第１のカウンタと、回線Ｂ
から入力する読出しタイミング信号をカウントして前記
バッファへの読出しアドレス信号を出力する第２のカウ
ンタとを設けて、前記第１のカウンタの出力するアドレ
ス信号によってバッファメモリに回ａｈから入力するデ
ータ信号を書き込み、前記第２のカウンタの出力するア
ドレス信号によって前記バツファメモリからデータを読
出して回線Ｂへ送出するようにしている。そして、上記
第１のアドレスカウンタの出力の位相と、前記第２のア
ドレスカウンタの出力の位相とが回線Ａと８間のタイミ
ングジッタによって接近した場合は、第２のカウンタの
内容をクリアするようにしている。第２のカウンタのク
リアは、第１のカウンタの出力値（一般的に循環出力で
ある）から最も離れた位相に設定される。すなわち、例
えば第１のカウンタの出力が１〜８の循環出力でありク
リア時における第１のカウンタの出力が１であるとする
と、第２のカウンタけ５にクリアされる。クリア後は、
バッファメモリへの書込みアドレスと読出しアドレスと
は離隔しているから多少のタイミングジッタがあっても
データの欠落または重複が発生することはない。しかし
、上述の従来回路は、データ伝送開始時における第１と
第２のアドレスカウンタの出力値は不定であり、これが
比較的接近していると、データ伝送中におけるタイミン
グジッタによって第１と第２のカウンタの出力位相が接
近１−て第２のカウンタがクリアされる。クリアされた
場合には、データの欠落寸たは重複が発生するからデー
タを効率よく正しく伝送することができないという欠点
がある。
本発明の目的は、上述の従来の欠点を解決（７、データ
伝送の開始時に強制的に第２のアドレスカウンタをクリ
アして第１のアドレスカウンタの出力位相から最も離隔
した位相とすることにより、データ伝送中に生ずる２つ
の同期回線のタイミングジッタによって前記第２のアド
レスカウンタがクリアされることを防止し７、効率のｉ
よい正しいデータ伝送を行なうことにある。
伝送の開始時に強制的に第２のアドレスカウンタをクリ
アして第１のアドレスカウンタの出力位相から最も離隔
した位相とすることにより、データ伝送中に生ずる２つ
の同期回線のタイミングジッタによって前記第２のアド
レスカウンタがクリアされることを防止し７、効率のｉ
よい正しいデータ伝送を行なうことにある。
本発明のバッファメモリ回路は、書込みタイミング信号
をカウントしてバッファメモリへの■込みアドレス信号
を発生する第１のアドレスカウンタと、読出しタイミン
グ信号をカウントして前記バッファメモリへの読出しア
ドレス信号を発生する第２のアドレスカウンタと、前記
第１と第２のアドレスカウンタの出力の位相を比較し位
相差が一定値以下になったときに前記第２のアドレスカ
ウンタをクリアす力位相比較器とを有するバッファメモ
リ回路において、エンベロープ形式の入力信号の各エン
ベロープに含寸れる通信、非通信状態を示すステータス
ピットを検出し該回線が通信状態になったとき前記第２
のアドレスカウンタを強制的にクリアする手段を備えた
ことを特徴とする。
をカウントしてバッファメモリへの■込みアドレス信号
を発生する第１のアドレスカウンタと、読出しタイミン
グ信号をカウントして前記バッファメモリへの読出しア
ドレス信号を発生する第２のアドレスカウンタと、前記
第１と第２のアドレスカウンタの出力の位相を比較し位
相差が一定値以下になったときに前記第２のアドレスカ
ウンタをクリアす力位相比較器とを有するバッファメモ
リ回路において、エンベロープ形式の入力信号の各エン
ベロープに含寸れる通信、非通信状態を示すステータス
ピットを検出し該回線が通信状態になったとき前記第２
のアドレスカウンタを強制的にクリアする手段を備えた
ことを特徴とする。
次に、本発明について、図面をａｒ＋ｔｚシて詳細に訝
、明する。
、明する。
第１図は、本発明の一実施例を示すブロック図であり、
第２図に示すようなエンベロープ形式のデータ伝送に適
用される。すなわち、一方の回線から入力されたデータ
信号１が記憶素子２４に入力さね、書込みタイミング信
号３が第１のアドレスカウンタである■゛込みアドレス
カウンタ（ＷＡＣ）４でカウントされる。書込みアドレ
スカウンタ４の出力する書込みアドレス信号５に従って
、記憶素子２４の該当アドレスにデータ信号１が書込ま
れる。アドレスカウンタ４ ＦｉＩ−４”っカウントア
ツプし、エンベロープの始りを示す信号２によってクリ
アさ力る。従つソ、アドレスカウンタ４け例えば１〜８
を循環的に出力することになる。一方他方の回線から入
力される読出（７タイミング信号２０を読出しアドレス
カラ／り（ＲＡＣ）２１でカラン）ｌ−て記憶素子２４
へ読出しアドレス信号２３として送る。記憶素子２４の
該当アドレスに格納されたデータが読み出されて出力信
号２５として送出される。読出しアドレスカウンタ２１
は第２のアドレスカウンタである。アト、レスカウンタ
４の位相が結線７を介して位相比較器１８で検出さｉｌ
、アドレスカウンタ２１の位相が結線２２を介して上記
位相比較器１８で検出される。位相比較器１８は上記面
位相を比較し、一定値以内に接近した出合ｄ゛クリア信
号１９によりアドレスカウンタ２１をクリアする。クリ
アは、アドレスカウンタ２１の位相をアドレスカランタ
４０位相と最も寓（１隔（７た位相にするものとする。
第２図に示すようなエンベロープ形式のデータ伝送に適
用される。すなわち、一方の回線から入力されたデータ
信号１が記憶素子２４に入力さね、書込みタイミング信
号３が第１のアドレスカウンタである■゛込みアドレス
カウンタ（ＷＡＣ）４でカウントされる。書込みアドレ
スカウンタ４の出力する書込みアドレス信号５に従って
、記憶素子２４の該当アドレスにデータ信号１が書込ま
れる。アドレスカウンタ４ ＦｉＩ−４”っカウントア
ツプし、エンベロープの始りを示す信号２によってクリ
アさ力る。従つソ、アドレスカウンタ４け例えば１〜８
を循環的に出力することになる。一方他方の回線から入
力される読出（７タイミング信号２０を読出しアドレス
カラ／り（ＲＡＣ）２１でカラン）ｌ−て記憶素子２４
へ読出しアドレス信号２３として送る。記憶素子２４の
該当アドレスに格納されたデータが読み出されて出力信
号２５として送出される。読出しアドレスカウンタ２１
は第２のアドレスカウンタである。アト、レスカウンタ
４の位相が結線７を介して位相比較器１８で検出さｉｌ
、アドレスカウンタ２１の位相が結線２２を介して上記
位相比較器１８で検出される。位相比較器１８は上記面
位相を比較し、一定値以内に接近した出合ｄ゛クリア信
号１９によりアドレスカウンタ２１をクリアする。クリ
アは、アドレスカウンタ２１の位相をアドレスカランタ
４０位相と最も寓（１隔（７た位相にするものとする。
以上は、従来例とほぼ同様である。
しかし、本実施例においては、書込みアドレスカウンタ
４は、第２図に示す通信状態が否がを示すステータスビ
ット（Ｓビット）の位置を示す信叫６を発生してＳビッ
ト検出回路８およυ１０に供給する。Ｓビット検出回路
８け、Ｓビットが通信状態を示す例えば１″であること
を検出１．て信号９を出力する。Ｓビット検出回ｐ３ｉ
ｏ ｒｊ、’ Ｓビットが非通信状態を示す例えば′０
″であることを検出しプことき信号１１を出力する。信
号９はオン状ＷＭ Ｓビットカウンター２でカウントさ
ね１、信号１１はオフ状態Ｓビットカウンター３でカウ
ントされる。なお、オン状態Ｓビットカウンタ−２Ｈ信
号１１によりリセットされ、オフ状態Ｓビットカウンタ
は信号９によシリセットさノ］る。オン状態Ｓビットカ
ウンタが一定数以−ヒのカウントイイｉになるとフリッ
プフロップ１４がセットさね、オフ状態Ｓビットカウン
ター２が一定数以一ヒのカウント値になるとフリップフ
ロップ１４がリセットさ第１．る。
４は、第２図に示す通信状態が否がを示すステータスビ
ット（Ｓビット）の位置を示す信叫６を発生してＳビッ
ト検出回路８およυ１０に供給する。Ｓビット検出回路
８け、Ｓビットが通信状態を示す例えば１″であること
を検出１．て信号９を出力する。Ｓビット検出回ｐ３ｉ
ｏ ｒｊ、’ Ｓビットが非通信状態を示す例えば′０
″であることを検出しプことき信号１１を出力する。信
号９はオン状ＷＭ Ｓビットカウンター２でカウントさ
ね１、信号１１はオフ状態Ｓビットカウンター３でカウ
ントされる。なお、オン状態Ｓビットカウンタ−２Ｈ信
号１１によりリセットされ、オフ状態Ｓビットカウンタ
は信号９によシリセットさノ］る。オン状態Ｓビットカ
ウンタが一定数以−ヒのカウントイイｉになるとフリッ
プフロップ１４がセットさね、オフ状態Ｓビットカウン
ター２が一定数以一ヒのカウント値になるとフリップフ
ロップ１４がリセットさ第１．る。
フリップフロップ１４がセットされるとクリア命全発生
回路１６からクリア命令１７が位相比較器１８に与えら
れ、位相比較器１８は該時点における右込、Ａアドレス
カウンタ４の位相から最も離隔［７た位相になるように
゛誘−出しアドレスカウンタ２１をクリアする。本実施
例では、Ｓビット検出回路８、オン状態Ｓビットカウン
タ１２．フリップフロップ１４．クリア命令発生回路１
６等で回線が通信状態になったとき第２のアドレスカウ
ンタを強制的にクリアする手段を構成している。
回路１６からクリア命令１７が位相比較器１８に与えら
れ、位相比較器１８は該時点における右込、Ａアドレス
カウンタ４の位相から最も離隔［７た位相になるように
゛誘−出しアドレスカウンタ２１をクリアする。本実施
例では、Ｓビット検出回路８、オン状態Ｓビットカウン
タ１２．フリップフロップ１４．クリア命令発生回路１
６等で回線が通信状態になったとき第２のアドレスカウ
ンタを強制的にクリアする手段を構成している。
次に、本実施例の動作について説明する。第２図に示す
ようなエンベ、ロープ形式の入力データ信号１が記憶素
子２４に与えられる。同図１、中Ｆはエンベロープ同期
用のフレームビットを示し、Ｄ、〜Ｄ６はデータビット
を、Ｓは通信、非通信状態を表示するステータスビット
（Ｓビット）である。Ｓビットがオン状態のときは回線
が通信状態であることを示し、Ｓビットがオフ状態のと
きは回線が非通信状態であることを示す。通信が開始さ
れたとき、データ信号１のＳビットがオン状態とされる
。Ｓビットの位置はイト号６によって示され、Ｓビット
検出回路８が該Ｓビットを検出して信号９をオン状態Ｓ
ビットカウンタ１２に送る。オン状態Ｓビットカウンン
１２か信号９をカウントすることによって、オン状態の
Ｓビットの数がカウントされる。オン状態Ｓビットの数
が一定数（例えば２゛）に達すると通信が開始されたと
判断し、フリップ７０ツブ１４がセットされる。フリッ
プフロップ１４の出力によりクリア命令発生回路１６か
らクリア命令１７が発せられ、位相比較器１８はクリア
信号１９により読出［７アドレスカウンタ２１の位相を
書込みアドレスカウンタ４の該時点の位相から最も剛力
た位相にクリアする。すなわち、本実施例では、通信開
始時に強制的に第２のアトレアカウンタをクリアするこ
とにより、第２のアドレスカウンタの位相を第１のアト
レアカウンタの位相から最も離隔させた状態で通信が開
始される。従って、通’ｆＮ中における。１：込み１Ｐ
１１タイミングと続出しくｌ！ＩＩタイミング間のタイ
ミングジッタによって第１と第２のアドレスカウンタの
位相が接近して第２のアトレアカウンタがクリアされて
データの欠落や重複が発生することを防止することがで
きる効果がある。通信が終了１−２、データ信号１のＳ
ビットがオフ状態になると、オフ状態Ｓビットカウンタ
１３が一定数以上のオン状態Ｓビットをカウントしてフ
リップフロップ１４をリセット（−１次の通信開始に備
える。なおオン状態Ｓビットカウンタが例えば雑音等に
よって誤って１ビツトカウントしても、該１ビツトのカ
ウントではフリップフロップ］４はセットされない。オ
フ状態Ｓビットカウンタも同様に通信中に誤ってフリッ
プフロップ１４をリセットすることはない。
ようなエンベ、ロープ形式の入力データ信号１が記憶素
子２４に与えられる。同図１、中Ｆはエンベロープ同期
用のフレームビットを示し、Ｄ、〜Ｄ６はデータビット
を、Ｓは通信、非通信状態を表示するステータスビット
（Ｓビット）である。Ｓビットがオン状態のときは回線
が通信状態であることを示し、Ｓビットがオフ状態のと
きは回線が非通信状態であることを示す。通信が開始さ
れたとき、データ信号１のＳビットがオン状態とされる
。Ｓビットの位置はイト号６によって示され、Ｓビット
検出回路８が該Ｓビットを検出して信号９をオン状態Ｓ
ビットカウンタ１２に送る。オン状態Ｓビットカウンン
１２か信号９をカウントすることによって、オン状態の
Ｓビットの数がカウントされる。オン状態Ｓビットの数
が一定数（例えば２゛）に達すると通信が開始されたと
判断し、フリップ７０ツブ１４がセットされる。フリッ
プフロップ１４の出力によりクリア命令発生回路１６か
らクリア命令１７が発せられ、位相比較器１８はクリア
信号１９により読出［７アドレスカウンタ２１の位相を
書込みアドレスカウンタ４の該時点の位相から最も剛力
た位相にクリアする。すなわち、本実施例では、通信開
始時に強制的に第２のアトレアカウンタをクリアするこ
とにより、第２のアドレスカウンタの位相を第１のアト
レアカウンタの位相から最も離隔させた状態で通信が開
始される。従って、通’ｆＮ中における。１：込み１Ｐ
１１タイミングと続出しくｌ！ＩＩタイミング間のタイ
ミングジッタによって第１と第２のアドレスカウンタの
位相が接近して第２のアトレアカウンタがクリアされて
データの欠落や重複が発生することを防止することがで
きる効果がある。通信が終了１−２、データ信号１のＳ
ビットがオフ状態になると、オフ状態Ｓビットカウンタ
１３が一定数以上のオン状態Ｓビットをカウントしてフ
リップフロップ１４をリセット（−１次の通信開始に備
える。なおオン状態Ｓビットカウンタが例えば雑音等に
よって誤って１ビツトカウントしても、該１ビツトのカ
ウントではフリップフロップ］４はセットされない。オ
フ状態Ｓビットカウンタも同様に通信中に誤ってフリッ
プフロップ１４をリセットすることはない。
以上のように、本発明においては、通信開始時に第１と
第２のアドレスカウンタの位相が最も離隔するように強
制的に第２のアドレスカウンタをクリアするように構成
したから、通信中における書込みタイミング信号と、読
出しタイミング信号間のタイミングジッタによって、上
記第１と第２のアドレスカウンタの位相が接近して第２
のアドレスカウンタがクリアされることによるデータの
欠落や重複を防止できる効果がある。
第２のアドレスカウンタの位相が最も離隔するように強
制的に第２のアドレスカウンタをクリアするように構成
したから、通信中における書込みタイミング信号と、読
出しタイミング信号間のタイミングジッタによって、上
記第１と第２のアドレスカウンタの位相が接近して第２
のアドレスカウンタがクリアされることによるデータの
欠落や重複を防止できる効果がある。
ｖ、１図は本発明の一実施例を示すブロック図、第２図
は土製実施例におけるデータ信号の形式の−例を示す図
である。 図において、１・・・データ信号、２・・・エンベロー
プの始りを示す信号、３・・・書込みタイミング信号、
４・・・男込みアドレスカウンタ、５・・・書込みアド
レス信号、６・−・Ｓビットの位置を示す信号、７．２
２・・・結線、８．１０・・・Ｓヒツト検出回路、９．
１１・・・信号、１２・・・オン状態Ｓビットカウンタ
、１３・・・オフ状態Ｓビットカウンタ、１４・・・フ
リップフロップ、１６・・・クリア命令発生回路、１７
．・・・クリア命令、１８・・・位相比較器、１９・・
・クリア信号、２０・・・読出しタイミング信号、２１
・・・読出しアドレスカウンタ、２３・・・読出しアド
レス信号、２４・・・記憶素子、２５・・出力信号。 代理人弁理士 住 １）俊 宗
は土製実施例におけるデータ信号の形式の−例を示す図
である。 図において、１・・・データ信号、２・・・エンベロー
プの始りを示す信号、３・・・書込みタイミング信号、
４・・・男込みアドレスカウンタ、５・・・書込みアド
レス信号、６・−・Ｓビットの位置を示す信号、７．２
２・・・結線、８．１０・・・Ｓヒツト検出回路、９．
１１・・・信号、１２・・・オン状態Ｓビットカウンタ
、１３・・・オフ状態Ｓビットカウンタ、１４・・・フ
リップフロップ、１６・・・クリア命令発生回路、１７
．・・・クリア命令、１８・・・位相比較器、１９・・
・クリア信号、２０・・・読出しタイミング信号、２１
・・・読出しアドレスカウンタ、２３・・・読出しアド
レス信号、２４・・・記憶素子、２５・・出力信号。 代理人弁理士 住 １）俊 宗
Claims (1)
- 書込みタイミング信号をカウントしてノくラフアメモリ
への書込みアドレス信号を発生する第１のアドレスカウ
ンタと、読出しタイミング信号をカウントして前記バッ
ファメモリへの読出しアドレス信号を発生する第２のア
ドレスカウンタと、前記第１と第２のアドレスカウンタ
の出力の位相を比較し位相差が一定値以下になったとき
にｍｌ記第２のアドレスカウンタをクリアする位相比較
器とを有するバッファメモリ回路において、エンベロー
プ形式の入力信号の各エンペローブに含せれる通信、非
通信状態を示すステータスビットを検出し該回線が通信
状態になったとき前記第２のアドレスカウンタを強制的
にクリアする手段を備えたことを特徴とするバッファメ
モリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000007A JPS59125141A (ja) | 1983-01-04 | 1983-01-04 | バツフアメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000007A JPS59125141A (ja) | 1983-01-04 | 1983-01-04 | バツフアメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125141A true JPS59125141A (ja) | 1984-07-19 |
Family
ID=11462400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000007A Pending JPS59125141A (ja) | 1983-01-04 | 1983-01-04 | バツフアメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125141A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160036A (ja) * | 1984-08-31 | 1986-03-27 | Fujitsu Ltd | 同期ずれ吸収方式 |
| JPS61243527A (ja) * | 1985-04-19 | 1986-10-29 | Nec Corp | ビツトバツフア回路 |
| JPS6220450A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | バツフアメモリ制御方式 |
-
1983
- 1983-01-04 JP JP58000007A patent/JPS59125141A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160036A (ja) * | 1984-08-31 | 1986-03-27 | Fujitsu Ltd | 同期ずれ吸収方式 |
| JPS61243527A (ja) * | 1985-04-19 | 1986-10-29 | Nec Corp | ビツトバツフア回路 |
| JPS6220450A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | バツフアメモリ制御方式 |
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