JPS6319104B2 - - Google Patents
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- Publication number
- JPS6319104B2 JPS6319104B2 JP57112805A JP11280582A JPS6319104B2 JP S6319104 B2 JPS6319104 B2 JP S6319104B2 JP 57112805 A JP57112805 A JP 57112805A JP 11280582 A JP11280582 A JP 11280582A JP S6319104 B2 JPS6319104 B2 JP S6319104B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- data
- clock
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000630 rising effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、端末制御装置等からデータ端末に給
電すると共に、端末制御装置等からのクロツクに
同期してデータ端末からデータを送出し、端末制
御装置等で受信データを内部クロツクに同期化さ
せるビツトバツフアの初期設定回路に関するもの
である。
電すると共に、端末制御装置等からのクロツクに
同期してデータ端末からデータを送出し、端末制
御装置等で受信データを内部クロツクに同期化さ
せるビツトバツフアの初期設定回路に関するもの
である。
従来技術と問題点
データ交換機に収容されたデータ端末がデータ
の送受信を行なう時、データ交換機からデータ端
末に給電し、データ交換機からのクロツクに同期
してデータを送出するシステムが知られており、
その場合、各データ端末とデータ交換機との間の
距離がそれぞれ相違する為、データ交換機で受信
するデータのビツト位相はデータ端末毎に相違す
ることになる。その為、データ交換機は、受信デ
ータを内部クロツクに同期化するビツトバツフア
がデータ端末対応に設けられている。
の送受信を行なう時、データ交換機からデータ端
末に給電し、データ交換機からのクロツクに同期
してデータを送出するシステムが知られており、
その場合、各データ端末とデータ交換機との間の
距離がそれぞれ相違する為、データ交換機で受信
するデータのビツト位相はデータ端末毎に相違す
ることになる。その為、データ交換機は、受信デ
ータを内部クロツクに同期化するビツトバツフア
がデータ端末対応に設けられている。
データ収集を行なう端末制御装置に於いても、
複数のデータ端末からデータを受信する場合同様
の問題が生じ、ビツトバツフアが設けられてい
る。
複数のデータ端末からデータを受信する場合同様
の問題が生じ、ビツトバツフアが設けられてい
る。
第１図は従来のビツトバツフアを示し、FF１
〜FF６はＤ型のフリツプフロツプ、Ｇ１はアン
ド回路、RDは受信データ、RCKは受信データか
ら抽出した受信クロツク、ICKは内部クロツク、
IDは内部クロツクに同期化したデータ、CK0は
高速のクロツクである。受信データRDはフリツ
プフロツプFF１のデータ端子Ｄに加えられ、受
信クロツクRCKがクロツク端子CKに加えられ
て、受信データRDはフリツプフロツプFF１にセ
ツトされる。又受信クロツクRCKと内部クロツ
クICKとはそれぞれフリツプフロツプFF４，FF
５のクロツク端子CKに加えられ、それぞれの端
子Ｑが“１”となると、アンド回路Ｇ１の出力が
“１”なり、フリツプフロツプFF６は高速クロツ
クCK0のタイミングでセツトされる。それにより
端子は“０”となつてフリツプフロツプFF４，
FF５のクリア端子CLにクリア信号CLとして加
えられ、フリツプフロツプFF４，FF５がクリア
されることにより、フリツプフロツプFF６は次
の高速クロツクCK0のタイミングでセツトされる
から、端子は“１”となる。この端子の
“０”から“１”への立上りでフリツプフロツプ
FF２はフリツプフロツプFF１の端子Ｑからのデ
ータRD1をセツトする。
〜FF６はＤ型のフリツプフロツプ、Ｇ１はアン
ド回路、RDは受信データ、RCKは受信データか
ら抽出した受信クロツク、ICKは内部クロツク、
IDは内部クロツクに同期化したデータ、CK0は
高速のクロツクである。受信データRDはフリツ
プフロツプFF１のデータ端子Ｄに加えられ、受
信クロツクRCKがクロツク端子CKに加えられ
て、受信データRDはフリツプフロツプFF１にセ
ツトされる。又受信クロツクRCKと内部クロツ
クICKとはそれぞれフリツプフロツプFF４，FF
５のクロツク端子CKに加えられ、それぞれの端
子Ｑが“１”となると、アンド回路Ｇ１の出力が
“１”なり、フリツプフロツプFF６は高速クロツ
クCK0のタイミングでセツトされる。それにより
端子は“０”となつてフリツプフロツプFF４，
FF５のクリア端子CLにクリア信号CLとして加
えられ、フリツプフロツプFF４，FF５がクリア
されることにより、フリツプフロツプFF６は次
の高速クロツクCK0のタイミングでセツトされる
から、端子は“１”となる。この端子の
“０”から“１”への立上りでフリツプフロツプ
FF２はフリツプフロツプFF１の端子Ｑからのデ
ータRD1をセツトする。
フリツプフロツプFF２の端子Ｑからのデータ
D1はフリツプフロツプFF３に内部クロツクICK
によつてセツトされ、フリツプフロツプFF３の
端子Ｑから内部クロツクICKに同期化されたデー
タIDが出力されることになる。
D1はフリツプフロツプFF３に内部クロツクICK
によつてセツトされ、フリツプフロツプFF３の
端子Ｑから内部クロツクICKに同期化されたデー
タIDが出力されることになる。
しかし、受信クロツクRCKと内部クロツク
ICKとの位相差の関係によりビツトスリツプを生
じる場合がある。例えば第２図及び第３図に第１
図の各部の信号の一例を同一符号で示すように、
受信クロツクRCKのジツタによりビツトスリツ
プが生じ。即ち第２図に於いては、最初受信クロ
ツクRCKが内部クロツクICKより位相が遅れて
いるが、次第に一致した場合であり、フリツプフ
ロツプFF２でフリツプフロツプFF１の端子Ｑか
らのデータRD1をセツトするとき、ビツトDi+1が
抜ける状態が生じる。
ICKとの位相差の関係によりビツトスリツプを生
じる場合がある。例えば第２図及び第３図に第１
図の各部の信号の一例を同一符号で示すように、
受信クロツクRCKのジツタによりビツトスリツ
プが生じ。即ち第２図に於いては、最初受信クロ
ツクRCKが内部クロツクICKより位相が遅れて
いるが、次第に一致した場合であり、フリツプフ
ロツプFF２でフリツプフロツプFF１の端子Ｑか
らのデータRD1をセツトするとき、ビツトDi+1が
抜ける状態が生じる。
又第３図に於いては、受信クロツロRCKが内
部クロツクICKより最初位相が進んでいるが、次
第に一致した場合であり、内部クロツクICKによ
り同一のビツトDi+1を２度フリツプフロツプFF
３にセツトする状態が生じる。
部クロツクICKより最初位相が進んでいるが、次
第に一致した場合であり、内部クロツクICKによ
り同一のビツトDi+1を２度フリツプフロツプFF
３にセツトする状態が生じる。
発明の目的
本発明は、データ端末への給電開始を検出し
て、データ交換機、端末制御装置等の制御装置の
ビツトバツフアを切期設定して、ビツトスリツプ
を防止することを目的とするものである。以下実
施例について詳細に説明する。
て、データ交換機、端末制御装置等の制御装置の
ビツトバツフアを切期設定して、ビツトスリツプ
を防止することを目的とするものである。以下実
施例について詳細に説明する。
発明の実施例
第４図は本発明の実施例のブロツク線図であり
第１図と同一符号は同一部分を示し、Ｇ２はアン
ド回路、Ｇ３〜Ｇ７はナンド回路、はリセツ
ト信号である。このリセツト信号は、データ
端末の送信要求により、データ交換機、端末制御
装置等の制御装置から給電を開始したことを検出
して図示しない回路から加えられるものであり、
リセツト信号が“１”であると、ナンド回路
Ｇ６の出力は“０”で、ナンド回路Ｇ３の出力は
“１”となる。従つてフリツプフロツプFF４，
FF５が受信クロツクRCK及び内部クロツクICK
でセツトされ、フリツプフロツプFF６が高速ク
ロツクCK0のタイミングでセツトされても、フリ
ツプフロツプFF４，FF５のクリア及びフリツプ
フロツプFF２へのデータRD1のセツトは行なわ
れない。即ちクリア信号CLは発生されないこと
になる。
第１図と同一符号は同一部分を示し、Ｇ２はアン
ド回路、Ｇ３〜Ｇ７はナンド回路、はリセツ
ト信号である。このリセツト信号は、データ
端末の送信要求により、データ交換機、端末制御
装置等の制御装置から給電を開始したことを検出
して図示しない回路から加えられるものであり、
リセツト信号が“１”であると、ナンド回路
Ｇ６の出力は“０”で、ナンド回路Ｇ３の出力は
“１”となる。従つてフリツプフロツプFF４，
FF５が受信クロツクRCK及び内部クロツクICK
でセツトされ、フリツプフロツプFF６が高速ク
ロツクCK0のタイミングでセツトされても、フリ
ツプフロツプFF４，FF５のクリア及びフリツプ
フロツプFF２へのデータRD1のセツトは行なわ
れない。即ちクリア信号CLは発生されないこと
になる。
リセツト信号が“０”となり、且つ受信ク
ロツクRCKと内部クロツクICKとが共に“１”
のとき、ナンド回路Ｇ６の出力が“１”となり、
フリツプフロツプFF６がセツトされたとき、ナ
ンド回路Ｇ３からフリツプフロツプFF４，FF５
のクリア信号CLが出力され、フリツプフロツプ
FF６のリセツトによるナンド回路Ｇ３の出力の
クリア信号CLの“０”から“１”への立上りで
フリツプフロツプFF２に於けるデータRD1のセ
ツトが行なわれる。
ロツクRCKと内部クロツクICKとが共に“１”
のとき、ナンド回路Ｇ６の出力が“１”となり、
フリツプフロツプFF６がセツトされたとき、ナ
ンド回路Ｇ３からフリツプフロツプFF４，FF５
のクリア信号CLが出力され、フリツプフロツプ
FF６のリセツトによるナンド回路Ｇ３の出力の
クリア信号CLの“０”から“１”への立上りで
フリツプフロツプFF２に於けるデータRD1のセ
ツトが行なわれる。
第５図は動作説明図であり、第４図の各部の信
号を同一符号で示し、例えば時刻ｔでデータ端末
への給電を開始したとすると、これを検出して所
定時間後にリセツト信号が“０”となる。第
５図に於いては、受信クロツクRCKと内部クロ
ツクICKとが共に、“１”のタイミングにリセツ
ト信号が“０”となつた場合を示すが、それ
以外のタイミングに“０”となる場合も勿論生じ
る。
号を同一符号で示し、例えば時刻ｔでデータ端末
への給電を開始したとすると、これを検出して所
定時間後にリセツト信号が“０”となる。第
５図に於いては、受信クロツクRCKと内部クロ
ツクICKとが共に、“１”のタイミングにリセツ
ト信号が“０”となつた場合を示すが、それ
以外のタイミングに“０”となる場合も勿論生じ
る。
リセツト信号が“０”となると、ナンド回
路Ｇ５の出力は“１”となり、受信クロツク
RCKと内部クロツクICKとが共に“１”となる
とアンド回路Ｇ２の出力が“１”になり、ナンド
回路Ｇ６の出力は“１”となる。又フリツプフロ
ツプFF４，FF５がセツトされ、アンド回路Ｇ１
の出力が“１”となるので、高速クロツクCK0に
よりフリツプフロツプFF６がセツトされ、ナン
ド回路Ｇ３の出力が“０”となる。それによつて
フリツプフロツプFF４，FF５はリセツトされ、
フリツプフロツプFF６も次の高速クロツクCK0
によりリセツトされる。即ちリセツト信号CLは
受信クロツクRCKと内部クロツクICKとの位相
の進み遅れに関係なく、共に“１”になつたとき
に発生されるから、第５図のRD1，D1，IDに示
すように、ビツトストリツプを生じることはなく
なる。
路Ｇ５の出力は“１”となり、受信クロツク
RCKと内部クロツクICKとが共に“１”となる
とアンド回路Ｇ２の出力が“１”になり、ナンド
回路Ｇ６の出力は“１”となる。又フリツプフロ
ツプFF４，FF５がセツトされ、アンド回路Ｇ１
の出力が“１”となるので、高速クロツクCK0に
よりフリツプフロツプFF６がセツトされ、ナン
ド回路Ｇ３の出力が“０”となる。それによつて
フリツプフロツプFF４，FF５はリセツトされ、
フリツプフロツプFF６も次の高速クロツクCK0
によりリセツトされる。即ちリセツト信号CLは
受信クロツクRCKと内部クロツクICKとの位相
の進み遅れに関係なく、共に“１”になつたとき
に発生されるから、第５図のRD1，D1，IDに示
すように、ビツトストリツプを生じることはなく
なる。
なお従来例に於いては、フリツプフロツプFF
４，FF５の何れか一方がセツトされた後、他方
がセツトされることによりクリア信号CLが発生
されることにより、例えば第２図に於いては、受
信クロツクRCKでフリツプフロツプFF４がセツ
トされ、約１クロツク遅れた内部クロツクICKで
フリツプフロツプFF５がセツトされたときにク
リア信号CLが発生される状態となり、受信クロ
ツクRCKと内部クロツクICKとの位相が一致し
たときに、ビツトスリツプが生じるものであつ
た。しかし、本発明によれば初期設定を行なうこ
とにより、従来例の如きビツトスリツプを防止す
ることができるものとなる。
４，FF５の何れか一方がセツトされた後、他方
がセツトされることによりクリア信号CLが発生
されることにより、例えば第２図に於いては、受
信クロツクRCKでフリツプフロツプFF４がセツ
トされ、約１クロツク遅れた内部クロツクICKで
フリツプフロツプFF５がセツトされたときにク
リア信号CLが発生される状態となり、受信クロ
ツクRCKと内部クロツクICKとの位相が一致し
たときに、ビツトスリツプが生じるものであつ
た。しかし、本発明によれば初期設定を行なうこ
とにより、従来例の如きビツトスリツプを防止す
ることができるものとなる。
発明の効果
以上説明したように、本発明は、ビツトバツフ
アに僅かの構成要素を付加するのみで初期設定を
行なうことにより、受信クロツクRCKにジツタ
があつても、ビツトスリツプを生じることがな
く、データ端末からのデータを確実に受信するこ
とができる利点がある。
アに僅かの構成要素を付加するのみで初期設定を
行なうことにより、受信クロツクRCKにジツタ
があつても、ビツトスリツプを生じることがな
く、データ端末からのデータを確実に受信するこ
とができる利点がある。
第１図はビツトバツフアのブロツク線図、第２
図及び第３図は動作説明図、第４図は本発明の実
施例のブロツク線図、第５図は第４図の動作説明
図である。 FF１〜FF６はＤ型のフリツプフロツプ、Ｇ
１，Ｇ２はアンド回路、Ｇ３〜Ｇ７はナンド回
路、RDは受信データ、RCKは受信クロツク、
ICKは内部クロツク、CK0は高速クロツク、
はリセツト信号である。
図及び第３図は動作説明図、第４図は本発明の実
施例のブロツク線図、第５図は第４図の動作説明
図である。 FF１〜FF６はＤ型のフリツプフロツプ、Ｇ
１，Ｇ２はアンド回路、Ｇ３〜Ｇ７はナンド回
路、RDは受信データ、RCKは受信クロツク、
ICKは内部クロツク、CK0は高速クロツク、
はリセツト信号である。
Claims (1)
- １ 制御装置からの給電によりデータ端末からデ
ータを送出し、前記制御装置で受信した受信デー
タから抽出した受信クロツクにより前記受信デー
タをセツトする第１のフリツプフロツプと、該第
１のフリツプフロツプの出力をクリア信号の立上
りでセツトする第２のフリツプフロツプと、該第
２のフリツプフロツプの出力を内部クロツクによ
りセツトする第３のフリツプフロツプとを有する
ビツトバツフアに於いて、前記データ端末への給
電開始から所定時間後に加えられるリセツト信号
と、前記受信クロツクと内部クロツクとのアンド
条件とにより、前記クリア信号の発生の初期化を
行なうゲート回路を設けたことを特徴とするビツ
トバツフアの初期設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112805A JPS593544A (ja) | 1982-06-30 | 1982-06-30 | ビツトバツフアの初期設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112805A JPS593544A (ja) | 1982-06-30 | 1982-06-30 | ビツトバツフアの初期設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593544A JPS593544A (ja) | 1984-01-10 |
| JPS6319104B2 true JPS6319104B2 (ja) | 1988-04-21 |
Family
ID=14595965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112805A Granted JPS593544A (ja) | 1982-06-30 | 1982-06-30 | ビツトバツフアの初期設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593544A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3798292B2 (ja) | 2001-10-31 | 2006-07-19 | 富士通株式会社 | データ同期化回路及び通信インターフェース回路 |
| US8111794B2 (en) | 2010-04-27 | 2012-02-07 | Kabushiki Kaisha Toshiba | Data synchronizer for synchronizing data and communication interface including the same |
| JP4799707B1 (ja) * | 2011-06-10 | 2011-10-26 | 株式会社東芝 | データ同期化回路、通信インタフェース回路及び通信装置 |
-
1982
- 1982-06-30 JP JP57112805A patent/JPS593544A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593544A (ja) | 1984-01-10 |
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