JPS58219627A - バスシステム - Google Patents
バスシステムInfo
- Publication number
- JPS58219627A JPS58219627A JP10145282A JP10145282A JPS58219627A JP S58219627 A JPS58219627 A JP S58219627A JP 10145282 A JP10145282 A JP 10145282A JP 10145282 A JP10145282 A JP 10145282A JP S58219627 A JPS58219627 A JP S58219627A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- clock
- signal
- master device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は情報処理システム、特に情報処理機能ヲ備え
たマスクデバイスと、該マスクデバイスによって制御さ
れる複数のスレーブデバイスとが共通バスを介して並列
に接続されてなるバスシステムにおける同期方式に関す
る。
たマスクデバイスと、該マスクデバイスによって制御さ
れる複数のスレーブデバイスとが共通バスを介して並列
に接続されてなるバスシステムにおける同期方式に関す
る。
一般に、この種のバスシステムは、バスクロックを使用
しない非同期方式と、バスクロックを使用する同期方式
とに分けられる。
しない非同期方式と、バスクロックを使用する同期方式
とに分けられる。
第１Ａ〜ＩＣ図は非同期方式を説明するための説明図、
第２Ａ〜２Ｃ図は同期方式を説明するための説明図で、
第１Ａ、２Ａ図はそれぞれバスシステムの構成を示すブ
ロック図、第１Ｂ、２Ｂ図はそれぞれスレーブデバイス
のインタフェイス部を示す回路図、＄Ｉ Ｃ、２Ｃ図は
それぞれ第１Ｂ。
第２Ａ〜２Ｃ図は同期方式を説明するための説明図で、
第１Ａ、２Ａ図はそれぞれバスシステムの構成を示すブ
ロック図、第１Ｂ、２Ｂ図はそれぞれスレーブデバイス
のインタフェイス部を示す回路図、＄Ｉ Ｃ、２Ｃ図は
それぞれ第１Ｂ。
２Ｂ図の動作を説明するタイムチャートである。
まず、非同期方式について説明する０
第１Ａ図からも明らかなように、マスクデバイス１とス
レーブデバイス２とは互いに共通バス３を介して接続さ
れている。データバス３はアドレスバス（ＡＤＲＥＳ８
・ＢＵＳ）、データバス（ＤＡＴ。
レーブデバイス２とは互いに共通バス３を介して接続さ
れている。データバス３はアドレスバス（ＡＤＲＥＳ８
・ＢＵＳ）、データバス（ＤＡＴ。
Ａ、ＢＵＳ）、書込み動作信号（ＷＴ８ＴＢ）線、読牢
り動作信号（膿Ｙ口１）線、バス使用中信号（′ｆ７ｒ
Ｙ）線、およびデータ取込み完了信号（ｍ）線等より構
成される。なお、各信号に付されている（□）印は、そ
の信号が１０−”レベルのときアクディプであることを
示すものである。また、同図にはマスクデバイスおよび
スレーブデバイスが各１個ずつしか示されていないが、
それぞれ複数個設けることができる・ スレーブデバイスは第１Ｂ図に示されるようにデータビ
ジスタ（ＤＲＧ）４．遅延回路５、アントゲ−）ＡＮＩ
、ＡＮ２およびインバータＩＮＩ 。
り動作信号（膿Ｙ口１）線、バス使用中信号（′ｆ７ｒ
Ｙ）線、およびデータ取込み完了信号（ｍ）線等より構
成される。なお、各信号に付されている（□）印は、そ
の信号が１０−”レベルのときアクディプであることを
示すものである。また、同図にはマスクデバイスおよび
スレーブデバイスが各１個ずつしか示されていないが、
それぞれ複数個設けることができる・ スレーブデバイスは第１Ｂ図に示されるようにデータビ
ジスタ（ＤＲＧ）４．遅延回路５、アントゲ−）ＡＮＩ
、ＡＮ２およびインバータＩＮＩ 。
ＩＮ２等よ多構成される。
ここで、マスクデバイス１がスレーブデバイス２にデー
タを転送する（ Ｄａｔａ Ｗｒｉｔｅ ）動作につい
て、特に第１ Ｂ 、 １．Ｃ図を□参照して説明する
。
タを転送する（ Ｄａｔａ Ｗｒｉｔｅ ）動作につい
て、特に第１ Ｂ 、 １．Ｃ図を□参照して説明する
。
まず、マスタデバイスは図示されないバス優先制御回路
によシバスの使用権を獲得すると、第１Ｃ図（イ）の如
くバス使用中信号（ＢＳＹ）を”ロー”レベルにする。
によシバスの使用権を獲得すると、第１Ｃ図（イ）の如
くバス使用中信号（ＢＳＹ）を”ロー”レベルにする。
次いでマスクデバイスは、ｔｉｃ図（ハ）、←）の如く
書込み動作信号（ｍ） を執ロー”レベルにする′と
同時にデータ（ＤＡＴＡ）を出力する。ＩＩＩＢ図のス
レーブデバイスでは該書込み動作信号（Ｗ４日１）を受
けると、遅延回路５によって第１Ｃ図に）の如く所定の
スキュ一時ＭＴｏを取り、上記データをデータバッファ
レジスタ４に取り入れ、該データの取シ入れが完了する
と第１Ｃ図（ホ）の如くデータ取込み完了信号（■１）
を返送する。
書込み動作信号（ｍ） を執ロー”レベルにする′と
同時にデータ（ＤＡＴＡ）を出力する。ＩＩＩＢ図のス
レーブデバイスでは該書込み動作信号（Ｗ４日１）を受
けると、遅延回路５によって第１Ｃ図に）の如く所定の
スキュ一時ＭＴｏを取り、上記データをデータバッファ
レジスタ４に取り入れ、該データの取シ入れが完了する
と第１Ｃ図（ホ）の如くデータ取込み完了信号（■１）
を返送する。
このように、非同期方式においては、スキュ一時間（Ｔ
ｏ）を確保するだめの遅延回路５、データをレジスタ４
に取り込むためのパルスを作る微分回路（遅延回路５、
インバータＩＮＩおよびアンドゲートＡＮＩによって構
成される。）などが必要となシ、回路が著しく複雑とな
る欠点を有している。 □ 次に、同期方式について説明する。
ｏ）を確保するだめの遅延回路５、データをレジスタ４
に取り込むためのパルスを作る微分回路（遅延回路５、
インバータＩＮＩおよびアンドゲートＡＮＩによって構
成される。）などが必要となシ、回路が著しく複雑とな
る欠点を有している。 □ 次に、同期方式について説明する。
この方式の特徴は第２Ａ図からも明らかなように、共通
バス３にクロックを供給するためのデバイス、スなわち
バスコントローラ（ＢＳＣ）６を設けたことである。し
たがって、バス上のすべての信号は＃！２Ｃ図（イ）に
示される如きバスクロック（「■Ｉ）Ｋ同期させること
ができるので、スレーブデバイスも第２Ｂ図の如くフリ
ップフロップ回路７と簡単なゲート回路（ＡＮ、ＩＮ）
とにょ多構成することができる。ま九、第２Ｃ図の実線
矢印で示すように、上述のスキュ一時間もバスクロア
ｐ （植１１）によって容易にとることができる。
バス３にクロックを供給するためのデバイス、スなわち
バスコントローラ（ＢＳＣ）６を設けたことである。し
たがって、バス上のすべての信号は＃！２Ｃ図（イ）に
示される如きバスクロック（「■Ｉ）Ｋ同期させること
ができるので、スレーブデバイスも第２Ｂ図の如くフリ
ップフロップ回路７と簡単なゲート回路（ＡＮ、ＩＮ）
とにょ多構成することができる。ま九、第２Ｃ図の実線
矢印で示すように、上述のスキュ一時間もバスクロア
ｐ （植１１）によって容易にとることができる。
しかしながら、同期方式においては、上述の如きクロッ
ク信号を供給するためのバスコント四−２が別途必要に
なるという欠点を有している。
ク信号を供給するためのバスコント四−２が別途必要に
なるという欠点を有している。
ところで、一般にマスタデバイスは、情報処理機能を備
えておシ、したがってその内部に独自のクロック源を有
しているのか普通である。そして、この内部クロックは
上記のパスクロックとは無関係であるため、該内部クロ
ックをパスクロックに同期させるための回路が別途必要
に表石。
えておシ、したがってその内部に独自のクロック源を有
しているのか普通である。そして、この内部クロックは
上記のパスクロックとは無関係であるため、該内部クロ
ックをパスクロックに同期させるための回路が別途必要
に表石。
第３図は同期方式を採用した場合のマスタデバイスのイ
ンタ７工イス回路例を示す回路図である。
ンタ７工イス回路例を示す回路図である。
同図において、８はプロセッサ、９はバス優先制御回路
、１０はインタフェイス部、ＦＦＩ〜ＦＦ８はフリップ
フロップ、ＤＲｔ；Ｊ：ドライバ、３は共通バスである
。
、１０はインタフェイス部、ＦＦＩ〜ＦＦ８はフリップ
フロップ、ＤＲｔ；Ｊ：ドライバ、３は共通バスである
。
ここで、マスタデバイスが所定のアドレス信号するスレ
ーブデバイスにデータを転送する場合について説明する
。この場合、マスタデバイスのプロセッサ８は、まずバ
ス優先制御回路９に対してバスの使用要求信号（ＲＥＱ
）を送出する。バス優先制御回路９では該マスタデバイ
スの優先順位を判定し、それが最優先であるときはバス
使用許可信号（ＰＭＴ）を７リツプフロツプＦＦ２を介
してインタフェイス回路１．０の各ドライバＤＲに送出
する。このとき、フリップ７０ツブＦＦ’２のクロック
端子にはバスクロック信号（狽Ｈ玉）が与えられており
、かつフリップ７０ツブＦＦ３〜ＦＦ７には内部クロッ
ク（ｌＣＬＫ）が与えられているので、これによって同
期がとられることＫなる。こうして、プロセッサ８から
のアドレス信号（ＡＤＤＲＥ８８）およびデータ（ＤＡ
ＴＡ）はフリツブ７０ツブＦＦ３ 、ＦＦ５およびアド
レスバス。
ーブデバイスにデータを転送する場合について説明する
。この場合、マスタデバイスのプロセッサ８は、まずバ
ス優先制御回路９に対してバスの使用要求信号（ＲＥＱ
）を送出する。バス優先制御回路９では該マスタデバイ
スの優先順位を判定し、それが最優先であるときはバス
使用許可信号（ＰＭＴ）を７リツプフロツプＦＦ２を介
してインタフェイス回路１．０の各ドライバＤＲに送出
する。このとき、フリップ７０ツブＦＦ’２のクロック
端子にはバスクロック信号（狽Ｈ玉）が与えられており
、かつフリップ７０ツブＦＦ３〜ＦＦ７には内部クロッ
ク（ｌＣＬＫ）が与えられているので、これによって同
期がとられることＫなる。こうして、プロセッサ８から
のアドレス信号（ＡＤＤＲＥ８８）およびデータ（ＤＡ
ＴＡ）はフリツブ７０ツブＦＦ３ 、ＦＦ５およびアド
レスバス。
データバスを介して所望のスレーブデバイスに与えられ
る。
る。
すなわち、マスタデバイスのり四ツクとバスクルツクと
を同期させるためＫ、上述の如き複雑な回路が必要とな
るという欠点を有している。
を同期させるためＫ、上述の如き複雑な回路が必要とな
るという欠点を有している。
この発明はかかる諸点に鑑みてなされたもので、クロッ
ク信号を供給するための特別な装置を設けることなく同
期方式で動作可能なバスシステムを提供することを目的
とする。
ク信号を供給するための特別な装置を設けることなく同
期方式で動作可能なバスシステムを提供することを目的
とする。
その特徴は、マスタデバイスが本来有するクロック源を
同期クロックとして使用するとともに、骸クロックの与
え方を制御することによりスレーブデバイスが該り四ツ
クを使用して復旧し５るようＫして格別のクロック源を
要することなく同期をとることができるようにした点に
ある。
同期クロックとして使用するとともに、骸クロックの与
え方を制御することによりスレーブデバイスが該り四ツ
クを使用して復旧し５るようＫして格別のクロック源を
要することなく同期をとることができるようにした点に
ある。
以下、この発明の実施例を図面を参照して説明する。
第４Ａ図はこの発明の実施例を示すブロック図、第４Ｂ
図はその動作を説明するための動作波形図である。
図はその動作を説明するための動作波形図である。
第４Ａ図において、１１はこの発明によシ特に付加され
るクロック遅延回路、ＡＮはアンドゲート、ＯＲはオア
ゲート、ＤＲはドライバ、ＩＮはインバータ、ＦＦ９
、ＦＦＩ Ｏはフリップ７０ツブ、８は第３ＷＪと同様
のプロセッサ、９は同じくバス優先制御回路である。
るクロック遅延回路、ＡＮはアンドゲート、ＯＲはオア
ゲート、ＤＲはドライバ、ＩＮはインバータ、ＦＦ９
、ＦＦＩ Ｏはフリップ７０ツブ、８は第３ＷＪと同様
のプロセッサ、９は同じくバス優先制御回路である。
その動作について、第４Ｂ図も参照して説明する。
プロセッサ８、バス優先制御回路９およびクロック遅延
回路１１等よシなるマスクデノ（イス１が図示されてい
ないスレーブデバイスとの交信を行なうべくプロセッサ
８からバスリクエスト信号（ＲＥＱ）を送出すると、バ
ス優先制御回路９は他のマスタデバイスからのバスリク
エスト信−ｔ（ＢＲＱｉ−ｎ ）を調べて該マスタデバ
イスの優先判定を行ない、それが最高の優先順位にある
ときは信号Ｐ８Ｇをアントゲ−）ＡＮの一方の端子に出
力する。ここで、バス３が使用中でなければＵＮ■信号
はハイレベルとなっておシ、該信号がアンドゲートＡＮ
の他方の端子に与えられるので、アンドゲートＡＮが開
き、フリップフロップＦＦ９カーセツトされて内部バス
信号（百Ｂ■）が送出される。
回路１１等よシなるマスクデノ（イス１が図示されてい
ないスレーブデバイスとの交信を行なうべくプロセッサ
８からバスリクエスト信号（ＲＥＱ）を送出すると、バ
ス優先制御回路９は他のマスタデバイスからのバスリク
エスト信−ｔ（ＢＲＱｉ−ｎ ）を調べて該マスタデバ
イスの優先判定を行ない、それが最高の優先順位にある
ときは信号Ｐ８Ｇをアントゲ−）ＡＮの一方の端子に出
力する。ここで、バス３が使用中でなければＵＮ■信号
はハイレベルとなっておシ、該信号がアンドゲートＡＮ
の他方の端子に与えられるので、アンドゲートＡＮが開
き、フリップフロップＦＦ９カーセツトされて内部バス
信号（百Ｂ■）が送出される。
これによって、第４Ｂ図←）の如くノ（ス３は使用中（
ｌＢＴＹがｐ−レベル）にガる一方オアグートＯＴｔを
介してドライバＤＲが駆動されるので、第４Ｂ図（イ）
ノ如キプロセッサ８からのクロック信号（？ｌ！１７ｍ
）が同図（ハ）の如く共通ノ（ス３のバスクロック信号
（「１１）として送出される。なお、このとき、フリッ
プフロップＦＦｌ０はインノく一タＩＮを介してセット
されるが、上記の動作とは直接関係はない。以後は、こ
の状態で所定の交信か行なわれるが、該交信が終了して
バス使用中信号（磨ホ）が第４Ｂ図伸）の如くノ１イレ
ベルになると、アントゲ−）ＡＮは閉じられ、ｍ信号は
ノ・イレベルになる。これによって、バス使用中信号（
市）もハイレベルとなって゛空き″を表示する一方、フ
リッププロップ１０をリセットする。この場合、フリッ
プフロップ１０は入力信号を次のクロック（（１’ｌｆ
ｆ玉）の立ち上がυで出すようにしておＩｔ−ｚ。
ｌＢＴＹがｐ−レベル）にガる一方オアグートＯＴｔを
介してドライバＤＲが駆動されるので、第４Ｂ図（イ）
ノ如キプロセッサ８からのクロック信号（？ｌ！１７ｍ
）が同図（ハ）の如く共通ノ（ス３のバスクロック信号
（「１１）として送出される。なお、このとき、フリッ
プフロップＦＦｌ０はインノく一タＩＮを介してセット
されるが、上記の動作とは直接関係はない。以後は、こ
の状態で所定の交信か行なわれるが、該交信が終了して
バス使用中信号（磨ホ）が第４Ｂ図伸）の如くノ１イレ
ベルになると、アントゲ−）ＡＮは閉じられ、ｍ信号は
ノ・イレベルになる。これによって、バス使用中信号（
市）もハイレベルとなって゛空き″を表示する一方、フ
リッププロップ１０をリセットする。この場合、フリッ
プフロップ１０は入力信号を次のクロック（（１’ｌｆ
ｆ玉）の立ち上がυで出すようにしておＩｔ−ｚ。
第４Ｂ図（ハ）の如く１クロツクの遅れを作ることがで
き、したがって、１クロツクの間はその出力Ｑをローレ
ベルとすることにより、オアグー）ＯＲを介してドライ
バＤＲを開き、１周期のクロック信号（σπＸ）を送出
する。スレープデノぐイス側は、この１周期のクロック
信号を受けてノくスの使用中信号（「−）がノ・イレベ
ル、つまυ消滅したことを検知するとともに、自己の復
旧動作を行なう。すなわち、上記クロック延長回路は、
所定の動作が終了した徒歩なくとも１周期分のクロック
信号を送出することにより、スレープデノぐイスを自己
復帰させゐための時間を確保するために設けられている
。
き、したがって、１クロツクの間はその出力Ｑをローレ
ベルとすることにより、オアグー）ＯＲを介してドライ
バＤＲを開き、１周期のクロック信号（σπＸ）を送出
する。スレープデノぐイス側は、この１周期のクロック
信号を受けてノくスの使用中信号（「−）がノ・イレベ
ル、つまυ消滅したことを検知するとともに、自己の復
旧動作を行なう。すなわち、上記クロック延長回路は、
所定の動作が終了した徒歩なくとも１周期分のクロック
信号を送出することにより、スレープデノぐイスを自己
復帰させゐための時間を確保するために設けられている
。
以上のように、この発明によれば、共通ノくスを使用す
るマスタデバイスからバスクルツクを供給するよ５にし
たので、第２Ａ図に示される如き特別のバスクロック発
生装置を設けること々く、簡単な回路によシ同期方式の
データ転送を実現することができる。また、複数のマス
クデバイスを設ける場合、各マスクデバイスは自己のク
ロックをバスクロックとして供給するものであるから、
例え１つのマスクデバイスが動作不能になったとしても
該マスタデバイスの機能が失われるのみで、他のマスタ
デバイスには何ら影響を与えないものである。さらに、
他のマスクデバイスがバスを使用しているときはバス使
用中信号（ＢＳＹ）がアクティブ（ローレベル）となシ
、シたがってバス要求信号（ＲＢＱ）を出してもバス優
先制御回路からはバス使用許可信号（ＰＳＧ）が出され
ないので内部バス信号（ｉＢｓＹ）も出されない、つま
シバスフロックは常に１つのマスタデバイスのみから供
給されることになり、２つのクロックが競合するおそれ
は全くない。
るマスタデバイスからバスクルツクを供給するよ５にし
たので、第２Ａ図に示される如き特別のバスクロック発
生装置を設けること々く、簡単な回路によシ同期方式の
データ転送を実現することができる。また、複数のマス
クデバイスを設ける場合、各マスクデバイスは自己のク
ロックをバスクロックとして供給するものであるから、
例え１つのマスクデバイスが動作不能になったとしても
該マスタデバイスの機能が失われるのみで、他のマスタ
デバイスには何ら影響を与えないものである。さらに、
他のマスクデバイスがバスを使用しているときはバス使
用中信号（ＢＳＹ）がアクティブ（ローレベル）となシ
、シたがってバス要求信号（ＲＢＱ）を出してもバス優
先制御回路からはバス使用許可信号（ＰＳＧ）が出され
ないので内部バス信号（ｉＢｓＹ）も出されない、つま
シバスフロックは常に１つのマスタデバイスのみから供
給されることになり、２つのクロックが競合するおそれ
は全くない。
第１Ａ図は一般的な非同期方式のバスシステムの構成を
示すブロック図、第１Ｂ図はスレーブデバイスのインタ
フェイス部を示す回路ＩＪ、第１Ｃ図は第１Ｂ図の動作
を説明するためのタイムチャー）、２Ａ図は一般的な同
期方式のバスシステムの構成を示すブロック図、第２Ｂ
図社スレーブデバイ大のインタフェイス部を示す回路［
、第２Ｃ図は第２Ｂ図の動作を説明するためのタイムチ
ャート、第３図は同期方式を採用した場合のマスタデバ
イスのインタフェイス部を示す回路図、第４Ａ図はこの
発明の実施例を示すブロック図、第４Ｂ図はその動作を
説明するための動作波形図である。 符号説明 １・°・・・・マスタデバイス、２・・・・・・スレー
ブデバイス、３・・・・・・共通バス、４・・・・・・
データレジスタ、５・・・・・・遅延回路、６・・・・
・・バスコントローラ、７．ＦＦ１〜Ｆ’ＦＩＯ・・・
・・・フリップフロップ、８・・・・・・プロセッサ、
９・・・・・・バスｆＩ 先制両回路、１０・川・・イ
ンタフェイス部、１１・・・・・・クロック延＆回路、
ＡＮ 。 ＡＮｌ、ＡＮ２・・・・・・アンドゲート、ＩＮ、ＩＮ
Ｉ 。 ＩＮ２・・・・・・インバータ 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第１Ｂ図 第ＩＣＷ 第２Ｃ図
示すブロック図、第１Ｂ図はスレーブデバイスのインタ
フェイス部を示す回路ＩＪ、第１Ｃ図は第１Ｂ図の動作
を説明するためのタイムチャー）、２Ａ図は一般的な同
期方式のバスシステムの構成を示すブロック図、第２Ｂ
図社スレーブデバイ大のインタフェイス部を示す回路［
、第２Ｃ図は第２Ｂ図の動作を説明するためのタイムチ
ャート、第３図は同期方式を採用した場合のマスタデバ
イスのインタフェイス部を示す回路図、第４Ａ図はこの
発明の実施例を示すブロック図、第４Ｂ図はその動作を
説明するための動作波形図である。 符号説明 １・°・・・・マスタデバイス、２・・・・・・スレー
ブデバイス、３・・・・・・共通バス、４・・・・・・
データレジスタ、５・・・・・・遅延回路、６・・・・
・・バスコントローラ、７．ＦＦ１〜Ｆ’ＦＩＯ・・・
・・・フリップフロップ、８・・・・・・プロセッサ、
９・・・・・・バスｆＩ 先制両回路、１０・川・・イ
ンタフェイス部、１１・・・・・・クロック延＆回路、
ＡＮ 。 ＡＮｌ、ＡＮ２・・・・・・アンドゲート、ＩＮ、ＩＮ
Ｉ 。 ＩＮ２・・・・・・インバータ 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第１Ｂ図 第ＩＣＷ 第２Ｃ図
Claims (1)
- クロック信号源を備え情報処理機能を有してガル少なく
とも１つのマスタデノ（イスと、該マスタデバイスによ
って制御される複数のスレーブデバイスとを共通バスを
介して互いに並列接続し、該マスタデバイスかバスの使
用権を獲得したときはバス使用中信号を送出するととも
に、マスタデノくイスからのクロック信号を同期信号と
して供給することによりマスタデノくイスとスレーブデ
バイスとの間で互いに同期をとって信号または情報の交
換ｔ’ｒ’１５ようにしたバスシステムであって、前記
マスタデバイスは該バス使用中信号の終了後もクロック
信号の少な、くとも１周期分を延長して供給することに
よシ、前記スレニプデノ（イスカー〕く大使用中信号の
消滅を検出して復旧動作に移行するために必要な時間を
確保するようにしたことを特徴トスるバスシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10145282A JPS58219627A (ja) | 1982-06-15 | 1982-06-15 | バスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10145282A JPS58219627A (ja) | 1982-06-15 | 1982-06-15 | バスシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219627A true JPS58219627A (ja) | 1983-12-21 |
| JPS622348B2 JPS622348B2 (ja) | 1987-01-19 |
Family
ID=14301082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10145282A Granted JPS58219627A (ja) | 1982-06-15 | 1982-06-15 | バスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219627A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200459A (ja) * | 1987-12-23 | 1989-08-11 | Internatl Business Mach Corp <Ibm> | メモリ・インターフエース機構 |
| JPH0934830A (ja) * | 1995-07-21 | 1997-02-07 | Nec Shizuoka Ltd | バスマスタ回路 |
| US5920707A (en) * | 1996-01-29 | 1999-07-06 | Nec Corporation | Bus controller and method therefor for supporting a live-line insertion/disconnection in a synchronous bus |
| US6658580B1 (en) * | 2000-05-20 | 2003-12-02 | Equipe Communications Corporation | Redundant, synchronous central timing systems with constant master voltage controls and variable slave voltage controls |
-
1982
- 1982-06-15 JP JP10145282A patent/JPS58219627A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200459A (ja) * | 1987-12-23 | 1989-08-11 | Internatl Business Mach Corp <Ibm> | メモリ・インターフエース機構 |
| JPH0934830A (ja) * | 1995-07-21 | 1997-02-07 | Nec Shizuoka Ltd | バスマスタ回路 |
| US5920707A (en) * | 1996-01-29 | 1999-07-06 | Nec Corporation | Bus controller and method therefor for supporting a live-line insertion/disconnection in a synchronous bus |
| US6658580B1 (en) * | 2000-05-20 | 2003-12-02 | Equipe Communications Corporation | Redundant, synchronous central timing systems with constant master voltage controls and variable slave voltage controls |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS622348B2 (ja) | 1987-01-19 |
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