JPH07240498A - 半導体アセンブリ - Google Patents
半導体アセンブリInfo
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- JPH07240498A JPH07240498A JP6264283A JP26428394A JPH07240498A JP H07240498 A JPH07240498 A JP H07240498A JP 6264283 A JP6264283 A JP 6264283A JP 26428394 A JP26428394 A JP 26428394A JP H07240498 A JPH07240498 A JP H07240498A
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- Japan
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- devices
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Abstract
(57)【要約】 （修正有）
【目的】 複数のメモリ及びその他のデバイスを有する
半導体パッケージにおいて、高周波クロック信号を適用
できる同期クロック分配ネットワークを提供すること。 【構成】 半導体メモリ・モジュール１２を有するパッ
ケージング・アセンブリ１０は、パッケージ内で各モジ
ュールに高周波同期クロック信号を分配する。そのアセ
ンブリ上のクロック分配ネットワークは、アセンブリ入
力ピン１６の１つに隣接して結合された伝送線終端イン
ピーダンス手段、望ましくは抵抗Ｒを置くことによっ
て、１００メガヘルツを越える周波数のクロック信号で
も劣化することなく適用され得るものとなる。これによ
り、ＳＲＡＭ及びＤＲＡＭの回路実装が容易となった。
半導体パッケージにおいて、高周波クロック信号を適用
できる同期クロック分配ネットワークを提供すること。 【構成】 半導体メモリ・モジュール１２を有するパッ
ケージング・アセンブリ１０は、パッケージ内で各モジ
ュールに高周波同期クロック信号を分配する。そのアセ
ンブリ上のクロック分配ネットワークは、アセンブリ入
力ピン１６の１つに隣接して結合された伝送線終端イン
ピーダンス手段、望ましくは抵抗Ｒを置くことによっ
て、１００メガヘルツを越える周波数のクロック信号で
も劣化することなく適用され得るものとなる。これによ
り、ＳＲＡＭ及びＤＲＡＭの回路実装が容易となった。
Description
【０００１】
【産業上の利用分野】本発明は、同期半導体回路アセン
ブリに関連し、特に複数のメモリ・ユニット叉はモジュ
ールに実装した同期ダイナミック・ランダム・アクセス
・メモリに関する。
ブリに関連し、特に複数のメモリ・ユニット叉はモジュ
ールに実装した同期ダイナミック・ランダム・アクセス
・メモリに関する。
【０００２】
【従来の技術】同期記憶装置は、半導体記憶装置の豊富
なポートフォリオに最近追加されたものである。現在利
用できる事実上全ての半導体ダイナミックＲＡＭ（ＤＲ
ＡＭ）及びスタチックＲＡＭ（ＳＲＡＭ）は、メモリー
・アクセス機能を実行するために必要なクロック信号が
関連システム・プロセッサのクロックに同期しない非同
期のクロッキング・システムを使用している。メモリ
は、プロセッサによって送り出された信号によって開始
されるのであるが、要求がメモリに送り出された時間と
応答が受け取られる時間の間の正確な時間間隔は、その
メモリの特定の内部機構に依存している。従って、シス
テム設計者は、情報に対する要求と情報が使用可能とな
ると期待される時間との間の「より悪い場合」の応答時
間を考慮に入れることが必要になる。このようなクロッ
キング・システムは、コンピュータ・プロセッサにおけ
るメモリ機能の処理に関して大きな無駄な時間となって
いた。
なポートフォリオに最近追加されたものである。現在利
用できる事実上全ての半導体ダイナミックＲＡＭ（ＤＲ
ＡＭ）及びスタチックＲＡＭ（ＳＲＡＭ）は、メモリー
・アクセス機能を実行するために必要なクロック信号が
関連システム・プロセッサのクロックに同期しない非同
期のクロッキング・システムを使用している。メモリ
は、プロセッサによって送り出された信号によって開始
されるのであるが、要求がメモリに送り出された時間と
応答が受け取られる時間の間の正確な時間間隔は、その
メモリの特定の内部機構に依存している。従って、シス
テム設計者は、情報に対する要求と情報が使用可能とな
ると期待される時間との間の「より悪い場合」の応答時
間を考慮に入れることが必要になる。このようなクロッ
キング・システムは、コンピュータ・プロセッサにおけ
るメモリ機能の処理に関して大きな無駄な時間となって
いた。
【０００３】半導体処理技術が１００メガヘルツ(MHz)
を超えるクロック速度で動作するマイクロプロセッサの
ような論理素子を可能にしたにもかかわらず、メモリ・
システムは、最近まで実行に必要な動作の本質によっ
て、同じクロック速度には至っていない。
を超えるクロック速度で動作するマイクロプロセッサの
ような論理素子を可能にしたにもかかわらず、メモリ・
システムは、最近まで実行に必要な動作の本質によっ
て、同じクロック速度には至っていない。
【０００４】高速プロセッサの挑戦に対応するための同
期記憶装置が発表されてきた。これらのメモリは、その
プロセッサから発せられた高周波クロック信号に応答
し、或いは、プロセッサと少くとも同期して、メモリ内
の全ての内部動作を同じクロック信号に応答する他のデ
バイスと同期させる。
期記憶装置が発表されてきた。これらのメモリは、その
プロセッサから発せられた高周波クロック信号に応答
し、或いは、プロセッサと少くとも同期して、メモリ内
の全ての内部動作を同じクロック信号に応答する他のデ
バイスと同期させる。
【０００５】現在、いくつかの同期メモリの設計が提案
され、作られている。これらの記憶装置は、プロセッサ
のクロック速度とほぼ同じ速度の外部クロック速度を利
用する能力を有する。
され、作られている。これらの記憶装置は、プロセッサ
のクロック速度とほぼ同じ速度の外部クロック速度を利
用する能力を有する。
【０００６】提案された同期記憶装置を使用する場合に
特有の問題は、実装とメモリ・パッケージ内のクロック
信号の分配にある。使用されたクロック・パルスが非常
に高周波であるために、クロック分配ネットワークの設
計はできたが、いろいろな支障が生じて失敗に終わっ
た。
特有の問題は、実装とメモリ・パッケージ内のクロック
信号の分配にある。使用されたクロック・パルスが非常
に高周波であるために、クロック分配ネットワークの設
計はできたが、いろいろな支障が生じて失敗に終わっ
た。
【０００７】図１を参照すると、片面叉は両面に装填さ
れた複数のメモリ・モジュール１２を有する典型的なＤ
ＲＡＭ ＳＩＭＭパッケージ１０が示されている。入出
力ピン１４が、パッケージ上のモジュールをアクセスす
るために施されている。同期クロック信号は、ピン１６
に与えられ、クロック分配ネットワーク１８に結合され
ている。メモリ・モジュールの物理的分布及び分配ネッ
トワークの固有インピーダンスのために、クロック信号
は、使用に適さないほど劣化させられることがわかっ
た。この信号劣化の問題は、そのクロック信号の周波数
が増加するほど悪化する。図２は、１００ＭＨｚのクロ
ック速度を使った図１のパッケージの分配ネットワーク
の信号レベルを示す。これから分かるように、オリジナ
ルのクロック信号電圧２０は、線２４に示されるよう
に、ネットワークの左端及び右端の両端でかなり劣化し
ている。複数の分岐ネットワークを示す図３、３つの分
岐ネットワークを示す図４、ライン終端抵抗２６の使用
を示す図５、およびネットワークを２つの別々のネット
ワークに分けた図６に示すような、種々のクロック分配
ネットワーク・レイアウトが試みられたが、皆失敗に終
わった。
れた複数のメモリ・モジュール１２を有する典型的なＤ
ＲＡＭ ＳＩＭＭパッケージ１０が示されている。入出
力ピン１４が、パッケージ上のモジュールをアクセスす
るために施されている。同期クロック信号は、ピン１６
に与えられ、クロック分配ネットワーク１８に結合され
ている。メモリ・モジュールの物理的分布及び分配ネッ
トワークの固有インピーダンスのために、クロック信号
は、使用に適さないほど劣化させられることがわかっ
た。この信号劣化の問題は、そのクロック信号の周波数
が増加するほど悪化する。図２は、１００ＭＨｚのクロ
ック速度を使った図１のパッケージの分配ネットワーク
の信号レベルを示す。これから分かるように、オリジナ
ルのクロック信号電圧２０は、線２４に示されるよう
に、ネットワークの左端及び右端の両端でかなり劣化し
ている。複数の分岐ネットワークを示す図３、３つの分
岐ネットワークを示す図４、ライン終端抵抗２６の使用
を示す図５、およびネットワークを２つの別々のネット
ワークに分けた図６に示すような、種々のクロック分配
ネットワーク・レイアウトが試みられたが、皆失敗に終
わった。
【０００８】ＳＲＡＭ ＳＩＭＭのようなパッケージに
おける非常に高周波のクロック信号の分配に関する他の
従来技術は、ほとんどない。集積回路におけるバランス
のとれた分配ネットワークを提供することが重要である
ことが、米国特許第５，１０９，１６８号に教示されて
いる。しかしながら、このような教示は図１〜６によっ
て描かれた同期クロック分配の問題解決策と関連してい
ないように見える。
おける非常に高周波のクロック信号の分配に関する他の
従来技術は、ほとんどない。集積回路におけるバランス
のとれた分配ネットワークを提供することが重要である
ことが、米国特許第５，１０９，１６８号に教示されて
いる。しかしながら、このような教示は図１〜６によっ
て描かれた同期クロック分配の問題解決策と関連してい
ないように見える。
【０００９】
【発明が解決しようとする課題】本発明の目的は、複数
のメモリ或いはその他のデバイスを有する半導体パッケ
ージへ１００メガヘルツを超える周波数でクロック信号
を適用する同期クロック分配ネットワークを提供するこ
とである。
のメモリ或いはその他のデバイスを有する半導体パッケ
ージへ１００メガヘルツを超える周波数でクロック信号
を適用する同期クロック分配ネットワークを提供するこ
とである。
【００１０】本発明の別の目的は、ＳＲＡＭおよびＤＲ
ＡＭの回路設計者が直面している実装問題の解決策を提
供することである。
ＡＭの回路設計者が直面している実装問題の解決策を提
供することである。
【００１１】
【課題を解決するための手段】これらの目的は、パッケ
ージ・ピンで受信したクロック信号が、実質的にクロッ
ク発生器とパッケージとの間で生成したノイズの影響を
受けないクロック分配ネットワークを設計することによ
って達成される。これは、パッケージ上のクロック入力
ピンに直ぐ隣接して伝送線終端インピーダンス（すなわ
ち抵抗器）を置くことによって達成される。代替実施例
では、該インピーダンスがクロック・ピンを受けるソケ
ットに隣接して置かれることで達成される。
ージ・ピンで受信したクロック信号が、実質的にクロッ
ク発生器とパッケージとの間で生成したノイズの影響を
受けないクロック分配ネットワークを設計することによ
って達成される。これは、パッケージ上のクロック入力
ピンに直ぐ隣接して伝送線終端インピーダンス（すなわ
ち抵抗器）を置くことによって達成される。代替実施例
では、該インピーダンスがクロック・ピンを受けるソケ
ットに隣接して置かれることで達成される。
【００１２】
【実施例】図７は、図１〜６の半導体パッケージに対す
る概略等価回路を示す。インピーダンス７０は、クロッ
ク発生器７２とメモリ・モジュール１２を含む半導体パ
ッケージ１０との間のカードおよび関連する構造を表わ
す。参照番号１５は、パッケージ１０上のピンが挿入さ
れるコネクタを表わす。
る概略等価回路を示す。インピーダンス７０は、クロッ
ク発生器７２とメモリ・モジュール１２を含む半導体パ
ッケージ１０との間のカードおよび関連する構造を表わ
す。参照番号１５は、パッケージ１０上のピンが挿入さ
れるコネクタを表わす。
【００１３】図８（Ａ）は、本発明の第１の実施例の回
路図であり、クロック入力ピンの直ぐ近くに隣接して追
加された抵抗Ｒを示す。
路図であり、クロック入力ピンの直ぐ近くに隣接して追
加された抵抗Ｒを示す。
【００１４】図８（Ｂ）は、本発明の第２の実施例の回
路図であって、コネクタ１５のカード側に追加された抵
抗Ｒを示す。
路図であって、コネクタ１５のカード側に追加された抵
抗Ｒを示す。
【００１５】図９は、クロック入力ピン１６の直ぐ近く
に隣接した抵抗Ｒを示す本発明の第１の実施例を適用し
たパッケージの概略図を示す。
に隣接した抵抗Ｒを示す本発明の第１の実施例を適用し
たパッケージの概略図を示す。
【００１６】ハードウェアの実施例では、第１の実施例
が図１０に見られるようにクロック信号が事実上減衰し
ていないことを明らかに示す電圧波形を提供することが
示された。
が図１０に見られるようにクロック信号が事実上減衰し
ていないことを明らかに示す電圧波形を提供することが
示された。
【００１７】２つの実施例によって本発明を記述した
が、当業者には、種々の変更が可能であることが分かる
であろう。例えば、半導体デバイスは、論理デバイスあ
るいは論理デバイスとメモリ・デバイスの混合であって
も良い。
が、当業者には、種々の変更が可能であることが分かる
であろう。例えば、半導体デバイスは、論理デバイスあ
るいは論理デバイスとメモリ・デバイスの混合であって
も良い。
【００１８】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）各々が、付随する少くとも１つの入出力リード線
を通して印加されるクロック信号に応答する複数の半導
体デバイスと、上記複数の半導体デバイスが互いに所定
の距離をあけて配置され、上記複数の半導体デバイスを
支持するパッケージング・アセンブリと、間隔をあけて
配置され、外部ソースから信号を上記半導体デバイスの
少くともいくつかへ結合するパッケージング・アセンブ
リの複数の入出力ピンと、上記入出力ピンと上記半導体
デバイスの上記入出力リード線との間に結合されたクロ
ック分配手段と、上記入出力ピンの１つと物理的に隣接
して配置され、上記クロック分配手段と基準電位との間
に結合されたインピーダンス手段と、を備えた半導体ア
センブリ。 （２）上記インピーダンス手段が、上記パッケージング
・アセンブリ上に配置された上記（１）に記載の半導体
アセンブリ。 （３）上記インピーダンス手段が、上記パッケージング
・アセンブリに隣接して配置された上記（１）に記載の
半導体アセンブリ。 （４）上記インピーダンス手段が抵抗である上記（１）
に記載の半導体アセンブリ。 （５）少くとも上記半導体デバイスのいくつかがメモリ
・デバイスである上記（１）に記載の半導体アセンブ
リ。 （６）上記メモリ・デバイスが同期メモリ・デバイスに
応答する上記（５）に記載の半導体アセンブリ。 （７）上記パッケージング・アセンブリ上に単一のクロ
ック分配手段が存在する上記（６）に記載の半導体アセ
ンブリ。 （８）上記基準電位が接地電位である上記（１）に記載
の半導体アセンブリ。
の事項を開示する。 （１）各々が、付随する少くとも１つの入出力リード線
を通して印加されるクロック信号に応答する複数の半導
体デバイスと、上記複数の半導体デバイスが互いに所定
の距離をあけて配置され、上記複数の半導体デバイスを
支持するパッケージング・アセンブリと、間隔をあけて
配置され、外部ソースから信号を上記半導体デバイスの
少くともいくつかへ結合するパッケージング・アセンブ
リの複数の入出力ピンと、上記入出力ピンと上記半導体
デバイスの上記入出力リード線との間に結合されたクロ
ック分配手段と、上記入出力ピンの１つと物理的に隣接
して配置され、上記クロック分配手段と基準電位との間
に結合されたインピーダンス手段と、を備えた半導体ア
センブリ。 （２）上記インピーダンス手段が、上記パッケージング
・アセンブリ上に配置された上記（１）に記載の半導体
アセンブリ。 （３）上記インピーダンス手段が、上記パッケージング
・アセンブリに隣接して配置された上記（１）に記載の
半導体アセンブリ。 （４）上記インピーダンス手段が抵抗である上記（１）
に記載の半導体アセンブリ。 （５）少くとも上記半導体デバイスのいくつかがメモリ
・デバイスである上記（１）に記載の半導体アセンブ
リ。 （６）上記メモリ・デバイスが同期メモリ・デバイスに
応答する上記（５）に記載の半導体アセンブリ。 （７）上記パッケージング・アセンブリ上に単一のクロ
ック分配手段が存在する上記（６）に記載の半導体アセ
ンブリ。 （８）上記基準電位が接地電位である上記（１）に記載
の半導体アセンブリ。
【００１９】
【発明の効果】複数のメモリ或いはその他のデバイスを
有する半導体パッケージ上の適当な位置に伝送線終端イ
ンピーダンスを置くことで、１００メガヘルツを越える
周波数のクロック信号でも劣化することなく適用できる
同期型記憶装置が可能となった。
有する半導体パッケージ上の適当な位置に伝送線終端イ
ンピーダンスを置くことで、１００メガヘルツを越える
周波数のクロック信号でも劣化することなく適用できる
同期型記憶装置が可能となった。
【図１】従来技術におけるクロック配線のレイアウトを
示すメモリＳＩＭＭの概略図である。
示すメモリＳＩＭＭの概略図である。
【図２】１００ＭＨｚで図１のレイアウトを使用したク
ロック信号のシミュレートされた電圧波形を示す図であ
る。
ロック信号のシミュレートされた電圧波形を示す図であ
る。
【図３】同期ＤＲＡＭ ＳＩＭＭクロック分配用の別の
従来技術のレイアウトを示す図である。
従来技術のレイアウトを示す図である。
【図４】同期ＤＲＡＭ ＳＩＭＭクロック分配用の更に
別の従来技術のレイアウトを示す図である。
別の従来技術のレイアウトを示す図である。
【図５】ライン終端抵抗を用いた従来技術の同期ＤＲＡ
Ｍ ＳＩＭＭクロック分配レイアウトを示す図である。
Ｍ ＳＩＭＭクロック分配レイアウトを示す図である。
【図６】ＳＩＭＭに２つの独立のクロック信号入力ピン
を用いた従来技術の同期ＤＲＡＭ ＳＩＭＭクロック分
配レイアウトを示す図である。
を用いた従来技術の同期ＤＲＡＭ ＳＩＭＭクロック分
配レイアウトを示す図である。
【図７】主なインピーダンスを示すＤＲＡＭ ＳＩＭＭ
の等価回路を表わす回路図である。
の等価回路を表わす回路図である。
【図８】（Ａ）は、本発明の第１の実施例を示す修正さ
れた等価回路を図示した部分的回路図である。（Ｂ）
は、本発明の第２の実施例を示す等価回路を図示した部
分的回路図である。
れた等価回路を図示した部分的回路図である。（Ｂ）
は、本発明の第２の実施例を示す等価回路を図示した部
分的回路図である。
【図９】クロック信号に対するＳＩＭＭ Ｉ／Ｏピンに
隣接した終端抵抗を示す本発明の望ましい実施例の概略
図である。
隣接した終端抵抗を示す本発明の望ましい実施例の概略
図である。
【図１０】本発明が１００ＭＨｚのクロックで使われる
とき、ＤＲＡＭ ＳＩＭＭ上の種々の位置でのクロック
信号のシミュレートされた波形を示す図である。
とき、ＤＲＡＭ ＳＩＭＭ上の種々の位置でのクロック
信号のシミュレートされた波形を示す図である。
１０ ＤＲＡＭ ＳＩＭＭパッケージ １２ メモリ・モジュール １４ 入出力ピン １５ コネクタ １６ クロック入力ピン １８ クロック分配ネットワーク ２６ ライン終端抵抗 ７０ インピーダンス ７２ クロック発生器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/04 Ｈ０１Ｌ 25/04 Ｚ (72)発明者 ジョージ・チェンコ・フェン アメリカ合衆国05452バーモント州エセッ クス・ジャンクション、ブリックヤード・ ロード 36ー22 (72)発明者 マーク・ウィリアム・ケロッグ アメリカ合衆国05452バーモント州エセッ クス・ジャンクション、コーヅロイ・ロー ド 29
Claims (8)
- 【請求項１】 各々が、付随する少くとも１つの入出力
リード線を通して印加されるクロック信号に応答する複
数の半導体デバイスと、 上記複数の半導体デバイスが互いに所定の距離をあけて
配置され、上記複数の半導体デバイスを支持するパッケ
ージング・アセンブリと、 間隔をあけて配置され、外部ソースから信号を上記半導
体デバイスの少くともいくつかへ結合するパッケージン
グ・アセンブリの複数の入出力ピンと、 上記入出力ピンと上記半導体デバイスの上記入出力リー
ド線との間に結合されたクロック分配手段と、 上記入出力ピンの１つと物理的に隣接して配置され、上
記クロック分配手段と基準電位との間に結合されたイン
ピーダンス手段と、を備えた半導体アセンブリ。 - 【請求項２】 上記インピーダンス手段が、上記パッケ
ージング・アセンブリ上に配置された請求項１に記載の
半導体アセンブリ。 - 【請求項３】 上記インピーダンス手段が、上記パッケ
ージング・アセンブリに隣接して配置された請求項１に
記載の半導体アセンブリ。 - 【請求項４】 上記インピーダンス手段が抵抗である請
求項１に記載の半導体アセンブリ。 - 【請求項５】 少くとも上記半導体デバイスのいくつか
がメモリ・デバイスである請求項１に記載の半導体アセ
ンブリ。 - 【請求項６】 上記メモリ・デバイスが同期メモリ・デ
バイスに応答する請求項５に記載の半導体アセンブリ。 - 【請求項７】 上記パッケージング・アセンブリ上に単
一のクロック分配手段が存在する請求項６に記載の半導
体アセンブリ。 - 【請求項８】 上記基準電位が接地電位である請求項１
に記載の半導体アセンブリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US163447 | 1993-12-07 | ||
| US08/163,447 US6130475A (en) | 1993-12-07 | 1993-12-07 | Clock distribution system for synchronous circuit assemblies |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240498A true JPH07240498A (ja) | 1995-09-12 |
| JP2531503B2 JP2531503B2 (ja) | 1996-09-04 |
Family
ID=22590046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6264283A Expired - Lifetime JP2531503B2 (ja) | 1993-12-07 | 1994-10-27 | 半導体アセンブリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6130475A (ja) |
| EP (1) | EP0657797B1 (ja) |
| JP (1) | JP2531503B2 (ja) |
| KR (1) | KR0146664B1 (ja) |
| DE (1) | DE69432890T2 (ja) |
| TW (1) | TW255985B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7269043B2 (en) | 2004-04-13 | 2007-09-11 | Samsung Electronics Co., Ltd. | Memory module and impedance calibration method of semiconductor memory device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6067594A (en) | 1997-09-26 | 2000-05-23 | Rambus, Inc. | High frequency bus system |
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