KR0146664B1

KR0146664B1 - 반도체 어셈블리

Info

Publication number: KR0146664B1
Application number: KR1019940028983A
Authority: KR
Inventors: 자이 델 티모시; 첸-카우 팽 조지; 윌리암 켈로그 마크
Original assignee: 윌리암 티.엘리스; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1993-12-07
Filing date: 1994-11-05
Publication date: 1998-09-15
Also published as: DE69432890D1; EP0657797A2; DE69432890T2; JPH07240498A; KR950021652A; EP0657797A3; EP0657797B1; TW255985B; JP2531503B2; US6130475A

Abstract

반도체 메모리 모듈의 패키징 어셈블리는 패키지내의 각 모듈로 동기 클럭킹 신호를 분산시킨다. 어셈블리상의 클럭 분산망의 특징은 어셈블리 입력 핀중의 하나에 바로 인접하도록 결합되는 전송 라인 종단 수단, 바람직하게는 저항을 포함하는 것이다.

Description

반도체 어셈블리

제1도는 종래기술로서 제안된 클럭 배선 배치구성을 보여주는 메모리 SIMM의 개략도

제2도는 100Mhz에서 제1도의 배치를 사용하여 제공된 클럭 신호의 시뮬레이트된 전압 파형 트레이스를 도시한 도면

제3도는 다른 종래기술인 동기 DRAM SIMM 클럭 분산의 배치구성도

제4도는 또다른 종래기술인 동기 DRAM SIMM 클럭 분산의 배치구성도

제5도는 종래기술인 저항 라인 종단기를 사용하는 동기 DRAM SIMM 클럭 분산의 배치구성도

제6도는 또다른 종래기술로서, SIMM에 두 개의 독립적인 클럭 신호 입력 핀을 사용하는 동기 DRAM SIMM 클럭 분산의 배치구성도

제7도는 주 임피던스를 도시한 DRAM SIMM에 대한 등가 회로를 제공하는 회로도

제8a도는 본 발명의 제1실시예를 설명하기 위한 등가 회로의 변형을 도시한 부분 회로도

제8b도는 본 발명의 제2실시예를 설명하기 위한 등가 회로의 변형을 도시한 부분 회로도

제9도는 클럭 신호에 대한 SIMM I/O 핀에 인접한 종단 저항을 도시한 본 발명의 바람직한 실시예의 개략도

제10도는 본 발명이 100Mhz 클럭을 사용할 때 DRAM SIMM상의 다양한 위치에서 제공되는 시뮬레이트된 클럭신호 파형을 도시한 도면

＊ 도면의 주요부분에 대한 부호의 설명

10 : DRAM SIMM 패키지 12 : 메모리 모듈

14 : 입력/출력 핀 15 : 접속부

16 : 클럭 입력 핀 18 : 클럭 분산망

70 : 임피던스 72 : 클럭 발생기

본 발명은 동기 반도체 회로 어셈블리(synchronous semiconductor circuit assemblies)에 관한 것으로, 특히 다수의 메모리 장치, 혹은 모듈로 패키지된 동기 다이나믹 랜덤 액세스 메모리(synchronous dynamic random access memories packaged)에 관한 것이다.

동기 메모리 장치는 최근에 거대한 반도체 메모리 포트폴리오(portfolio)에 추가로 편입되고 있는데, 실제적으로 현재 사용가능한 모든 반도체 다이나믹 랜덤 액세스 메모리(DRAM)와 정적 랜덤 액세스 메모리(SRAM) 장치는 메모리 액세스 기능을 수행하는데 필요한 클럭킹 신호(clocking signals)가 그와 연관된 시스템 프로세서의 클럭킹 신호와 동기하지 않는 비동기 클럭킹 시스템을 사용한다. 비록 메모리는 프로세서로부터 전송된 신호에 의해 초기화되지만, 요청(request)이 메모리로 전송되는 시간과 응답을 수신하게 되는 시간 사이의 정확한 시간 간격(time inetrval)은 메모리의 특별한 내부 특징(features)에 의존한다. 따라서, 시스템 설계자는 정보의 요청시간과 그 정보가 사용가능하게 되는 예상 시간(anticipated time)간의 나쁜 상황(worse case)에서의 응답시간을 고려해야만 한다. 그러한 바, 이러한 클럭킹 시스템은 컴퓨터 프로세서의 메모리 기능을 처리하는 데 상당한 양의 시간을 소비한다.

반도체 처리 기술에 의해 마이크로프로세서와 같은 논리 소자는 100 메가헤르쯔(Mhz) 클럭 속도(clock rates)를 초과하여 동작할 수 있는 반면에, 최근까지 메모리 시스템은 수행해야 할 동작 특성으로 인해 상기 속도를 만족시키지 못했다.

고속 프로세서의 요구에 부응하여 동기 메모리 장치를 구성하고 있는데, 이 메모리는 프로세서가 발생하는 고 주파수 클럭 신호에 응답하거나 혹은 적어도 프로세서와 동기하므로서, 메모리내 모든 내부 활동이 상기 클럭 신호에 응답하는 다른 장치와 동기하도록 만든다.

현재, 다수의 동기 메모리 구성이 제안되고 제조되고 있는데, 이들 장치는 프로세서와 거의 동일한 속도와 외부 클럭 속도(external clock rates)를 사용하는 능력을 가진다.

제안된 동기 메모리 장치를 사용할시에 야기되는 특별한 문제는 메모리 패키지내의 클럭신호의 클럭 분산(clock disribution)과 패키징에 있다. 사용되는 극히 높은 주파수의 클럭 펄스로 인하여, 클럭 분산망(clock distribution networks)의 설계는 실패로 끝났다.

제1도를 참조하면, 하나의 면 혹은 양면에 장착된 다수의 메모리 모듈(12)을 가지는 전형적인 DRAM SIMM 패키지(10)가 도시되어 있다. 패키지상의 모듈을 액세스하기 위한 입/출력 핀(14)이 제공된다. 동기 클럭 신호는 핀(16)에 제공되고 클럭 분산망(18)에 연결된다. 메모리 모듈의 물리적 분산과 분산망내의 고유 임피던스(inherent impedance)로 인하여, 클럭 신호는 사용하기에 부적합할 정도로 질적 저하(deteriorate)를 나타낸다. 이 신호 질적저하 문제는 클럭 신호의 주파수가 증가함에 따라 더욱 악화된다. 제2도는 100Mhz의 클럭 속도를 사용하는 제1도의 패키지 분산망의 신호레벨을 도시한다. 여기서 알 수 있는 바와 같이, 원래의 클럭신호 전압(20)은 트레이스(24)에 도시된 바와 같이 회로망의 좌측 및 우측 종단의 모두에서 상당히 파괴되었다. 제3도에 도시된 다수의 분기망(branched network), 제4도에 도시된 3개의 분기망, 제5도에 도시된 라인 종단 저항(line terminating resisters)(26)의 사용, 제6도에 도시된 두 개의 독립된 망으로의 분기망 분리와 같은, 다양한 클럭 분산망의 배치구성에 대한 시도는 실패했다.

SRAM SIMM과 같은 패키지에서의 극히 높은 주파수 클럭 신호분산에 관련된 부가적인 종래기술은 한정적이다. 루수(Rusu)에 의한 미합중국 특허 제 5,109,168호는 집적회로에 평형을 이룬 분산망을 제공하는 것이 중요할 수 있음을 알려준다. 그러나, 이것은 제1 내지 제6도에서 나타난 동기 클럭 분산 문제에 대한 해결방법으로는 부적절하다.

따라서, 본 발명의 목적은 다수의 메모리 혹은 다른 장치를 포함하고 있는 반도체 패키지에서 100Mhz 이상의 클럭 신호를 제공하기 위한 동기 클럭 분산망을 제공하는데 있다.

본 발명의 다른 목적은 SRAM 및 DRAM 회로 설계자가 직면한 패키징 문제에 대한 해결방안을 제공하는데 있다.

상기한 목적 및 다른 목적들은 패키지 핀에 수신된 클럭신호가 클럭 발생기와 패키지 간에 발생된 노이즈(noise)와 거의 상관없도록 클럭 분산망을 설계하므로써 성취될 수 있다. 이것은 전송 라인 종단 임피던스, 즉, 저항(resister)을 패키지상의 클럭 입력 핀에 바로 인접하게(immediately adjacent to)배치시키므로서 성취할 수 있다. 다른 실시예에서는 클럭 핀을 수납하는 소켓(socket)에 인접하게 임피던스를 배치한다.

본 발명은 명세서 및 첨부도면을 참조하여 보다 명백히 알 수 있을 것이다.

제7도를 참조하면, 제1 내지 제6도에 도시된 반도체 패키지에 대한 개략적인 등가 회로가 도시되어 있다. 임피던스(70)는 메모리 모듈(12)을 포함하는 반도체 패키지(10)와 클럭 발생기(72)사이의 카드(card) 및 이와 연관된 구조를 나타낸다. 참조번호(15)는 패키지(10)상의 핀이 삽입되는 접속부(connector)를 나타낸다.

제8a도는 본 발명의 제1실시예의 회로도이며, 클럭 입력 핀에 바로 인접한 부가적인 저항(R)을 도시한다.

제8b도는 본 발명의 제2실시예의 회로도이며, 접속부(15)의 카드쪽에 부가된 저항(R)을 도시한다.

제9도는 클럭 입력 핀(16)에 바로 인접한 저항(R)을 도시하는 본 발명의 제1실시예를 구현한 개략도이다.

제10도는 하드웨어 구현시에 제1실시예가 제공하는 전압파형을 도시한 것으로서 클럭 신호가 실제적으로 감쇠되지 않음을 명백히 보여주고 있다.

본 발명은 단지 두가지 실시예로서 설명하였으나, 당업자라면 다양한 변형이 가능하다는 것을 알 수 있을 것이다. 예를 들면, 반도체 장치는 논리 소자 및/혹은 논리 소자와 메모리 장치의 조합일 수 있다.

Claims

자신과 연관된 적어도 하나의 입/출력 리드(input/output lead)를 통하여 제공받은 클럭킹 신호(clocking signal)에 각각 응답하는 다수의 반도체 장치와; 사전결정된 거리(predetermined distance)만큼 서로 이격된(spaced) 상기 다수의 반도체 장치를 지지하기 위한 패키징 어셈블리(packaging assembly)와; 외부 소오스(external source)로부터 상기 반도체 장치들중의 적어도 소정의 것에 신호를 결합(coupling)시키기 위한 것으로서, 서로 이격된 관계로 배치된 다수의 패키징 어셈블리의 입/출력 핀과; 상기 반도체 장치의 상기 입/출력 리드와 상기 패키징 어셈블리의 입/출력 핀 사이에 결합되는 클럭 분산 수단(clock distribution means)과; 상기 입/출력 핀들중의 하나에 물리적으로 인접하게 위치하며, 상기 클럭 분산 수단과 기준 전압(reference voltage)사이에 결합되는 임피던스 수단(impedance means)을 포함하는 반도체 어셈블리(semiconductor assembly).
제1항에 있어서, 상기 임피던스 수단은 상기 패키징 어셈블리 상에 위치하는 반도체 어셈블리.
제1항에 있어서, 상기 임피던스 수단은 상기 패키징 어셈블리에 인접하게 위치하는 반도체 어셈블리.
제1항에 있어서, 상기 임피던스 수단은 하나의 저항인 반도체 어셈블리.
제1항에 있어서, 상기 반도체 장치의 적어도 소정의 것은 메모리 장치인 반도체 어셈블리.
제5항에 있어서, 상기 메모리 장치는 동기 메모리 장치(synchronous memory devices)에 응답하는 반도체 어셈블리.
제6항에 있어서, 상기 패키징 어셈블리 상에 클럭 분산 수단이 제공되는 반도체 어셈블리.
제1항에 있어서, 상기 기준 전압은 접지(ground)인 반도체 어셈블리.