JP2000148282A - 半導体装置及び当該装置を搭載したモジュール - Google Patents

Abstract

(57)【要約】 【課題】複数に分配するクロック信号の伝播タイミング
を揃えることを可能にする新規の半導体装置及び当該装
置を搭載した高い周波数で動作可能なモジュールを提供
すること。 【解決手段】半導体装置にクロック信号入力ピンと負荷
特性を揃えた擬似クロック信号入力ピンを備える。当該
クロック信号入力ピンと擬似クロック信号入力ピンとを
クロック信号配線の分岐の終端に用いてモジュールを形
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号を複
数に分配する場合に適用して好適な半導体装置に係り、
特に高い周波数で動作する半導体装置及び当該装置を用
いたモジュールに関する。

【０００２】

【従来の技術】半導体装置及び当該装置を搭載したモジ
ュールの典型的な例として半導体記憶装置及びメモリモ
ジュールがある。このメモリモジュールを使用する装置
の代表的な例である電子計算機の構成を図４に示す。電
子計算機の中心をなすのが演算装置201で、同装置にバ
ス207を介して主記憶装置203が接続し、装置203にグラ
フィックバスを介してグラフィック装置202が接続して
いる。

【０００３】近年になり、演算装置201の動作周波数
は、数十ＭＨzから数百ＭＨzへと急速に高まった。これ
に合わせてグラフィック装置202も性能が向上し、より
現実感のある高解像度の画像を表示するようになり、そ
のために記憶装置に蓄積された大量のデータを使用する
ようになってきている。更に、最近では、演算装置201
とグラフィック装置202が大容量の主記憶装置203を共有
して使用するようになり、そのような構成の電子計算機
が一般化してきている。同電子計算機では、演算装置20
1とグラフィック装置202からのデータ要求が主記憶装置
203に集中する。そのため、主記憶装置203の動作周波数
の向上が強く要求される。

【０００４】主記憶装置203は、通常、メモリ制御装置2
04とメモリ装置205から構成され、両者は、メモリバス2
06により相互に接続される。主記憶装置203の具体的な
構成例を図５に示す。図５は、８個のメモリモジュール
301〜308をマザーボード基板300上に実装して図４のメ
モリ装置205を構成した主記憶装置203の例である。な
お、以下において、異なる図面中の同一の符号は、同一
物又は類似物を表示するものとする。

【０００５】信号配線310は、クロック配線、データ信
号配線及び制御信号配線からなるメモリバス206の内の
一本の配線を示したものであり、メモリ制御装置204と
各メモリモジュール上の半導体記憶装置とを接続する。
図５では、メモリモジュール301上の半導体記憶装置の
一つを符号405で示した。

【０００６】メモリモジュール301〜308は、半導体記憶
装置をプリント基板上に複数個搭載することによってメ
モリ装置としての機能を持たせたものである。この例で
は、メモリモジュールの片面に９個、図示していない
が、裏面に９個と合わせて両面で１８個の半導体記憶装
置を搭載している。

【０００７】次に、図６ａにメモリモジュール301の構
成と、メモリモジュール上のクロック信号の配線の例を
示し、図６ｂに対応するクロック信号配線の回路モデル
を示す。他のメモリモジュール302〜308の構成も同様で
ある。

【０００８】メモリモジュール301の片面に２個のクロ
ック信号が入力端子410，420を介して供給され、それぞ
れ５個の半導体記憶装置401〜405及び４個の半導体記憶
装置406〜409へ分配されている。また、図６で、符号43
1，435は、それぞれ半導体記憶装置401，405のクロック
信号入力ピン、符号441，445は、入力ピン431，435に付
加される内部回路の等価容量である。入力ピン431，435
は、パッケージリードによって形成される。

【０００９】メモリモジュール301のクロック信号端子4
10，420から９個の半導体記憶装置のクロック入力ピン
へ至る９本の経路は、経路毎に配線長や経路に接続する
負荷が相違するのが普通であり、その場合、クロック信
号の伝播時間に差が生じ、一つのメモリモジュール上で
半導体記憶装置毎に、供給されるクロック信号のタイミ
ングが異なることになる。各メモリモジュール及び主記
憶装置203全体では、最も速いクロック信号が供給され
る半導体記憶装置と、最も遅いクロック信号が供給され
る半導体記憶装置のいずれもが動作可能なタイミングで
データの送受信を行なう必要がある。

【００１０】従って、半導体記憶装置間でクロック信号
の伝播遅延時間に差が大きい程、主記憶装置203の有効
なタイミング範囲が狭まり、主記憶装置の動作周波数の
上限が低くなるという不都合が生じる。

【００１１】図６ｂに示すように、端子410，420から入
力される２つのクロック信号の経路では、信号を分配す
る半導体記憶装置数が５個と４個で異なっており、端子
410に接続する負荷が大きい。従って、端子410からクロ
ック信号が供給される半導体記憶装置401〜405は、端子
420からクロック信号が供給される半導体記憶装置406〜
409よりも遅いタイミングでクロック信号を受信する。

【００１２】同様に、同じ端子410からクロック信号が
供給される半導体記憶装置401〜405に限っても、例えば
経路410→416→411→431→441と経路410→417→415→43
5→445とでは配線長と分岐数に差がある。従って、半導
体記憶装置401と405では、受信するクロック信号のタイ
ミングが異なる。

【００１３】近年の主記憶装置203の動作周波数の向上
に伴い、このような配線長や配線の分岐、負荷容量の相
違によるクロック分配のタイミング誤差（以下「クロッ
クスキュー」という）が主記憶装置203の伝送タイミン
グを狭める主要な要因の一つとなってきた。

【００１４】この問題に対処するため、メモリモジュー
ル上に個別容量部品を実装し、これを適宜用いてクロッ
ク配線毎の負荷容量を揃えることによりクロック分配の
タイミング誤差を低減する方法が採用され始めている
〔例えば米国文献「ＪＥＤＥＣ（Joint Electron Devic
e Engineering Council）会議資料」第ＪＣ−４２．５
号（１９９７年１２月）第１頁〜第１９頁（IBM Corpor
ation“184Pin DDR SDRAM Product Proposal”）参
照〕。この個別容量部品を用いたメモリモジュールの構
成の概念図を図７ａに示し、対応する回路モデルを図７
ｂに示す。

【００１５】図７のメモリモジュールが図６のものと異
なるのは、端子420から入力されるクロック信号の配線
が４個の半導体記憶装置406〜409と、１個の個別容量部
品501に分岐して接続している点である。このとき、個
別容量部品501の容量値を半導体記憶装置406〜409のク
ロック信号入力ピンの等価容量と等しく選べば、端子41
0と420から入力されるクロック信号の配線の分岐が等し
くなり、かつ、負荷もほぼ等しくなる。

【００１６】

【発明が解決しようとする課題】しかし、半導体記憶装
置のピン容量値や個別容量部品の容量値は、プロセス変
動によってばらつく。個別容量部品の容量値ばらつき
は、半導体記憶装置の容量値ばらつきと相関を持たない
から、仕様の上では半導体記憶装置のピン容量と同じ容
量値を持つ個別容量部品を実装しても、実際には必ずし
も同じ容量値になるとは限らない。

【００１７】更に、通常、個別容量部品と半導体記憶装
置は、異なるパッケージが使用される。このため、パッ
ケージリードの寄生容量や寄生インダクタンスなどの寄
生素子の素子値が異なるのが普通である。

【００１８】従来構成によるメモリモジュールでは、こ
うした半導体記憶装置と個別部品容量素子の間で容量値
がばらつき、パッケージの寄生素子が相違することが避
けられず、結果として、複数の半導体記憶装置401〜409
へ伝播するクロック信号のタイミングが不一致になるこ
とが避けられない。ここで、このようなタイミングの不
一致の理由を整理して以下に記す。

【００１９】（１）メモリモジュールの端子410から入
力されるクロック信号の配線と端子端子420から入力さ
れるクロック信号の配線の伝播タイミングを揃えるため
に用いる個別容量部品501は、半導体記憶装置とは異な
る製造プロセスにより製造されるため、部品501の容量5
41の絶対値やばらつきの範囲、容量値の温度特性などが
半導体記憶装置401，405の等価容量441，445と異なるこ
とになる。

【００２０】（２）個別容量部品501の入力ピン531に
は、半導体記憶装置401，405の入力ピン431，435とは異
なるパッケージリードが用いられる。そのため、形状や
配置に起因する容量やインダクタンスなどのパッケージ
リードの寄生素子の素子値が半導体記憶装置のものと異
なる。

【００２１】（３）端子410から入力されるクロック信
号の配線は、半導体記憶装置群401，402へは2分岐で、
半導体記憶装置群403，404，405へは3分岐となっており
負荷が異なる。そのため、後者の装置群にクロック信号
が遅れて到達する。

【００２２】以上に述べた理由により、クロック信号の
タイミング不一致は、今後、動作周波数の高まりに伴っ
て無視できないものとなり、半導体記憶装置自体の動作
周波数が高まっても、メモリモジュールや主記憶装置の
動作周波数がタイミングの不一致によって制限されると
いう問題が起こることは明らかである。

【００２３】なお、上記では伝播タイミングの不一致の
問題を半導体記憶装置及びメモリモジュールについて述
べたが、この問題は、半導体記憶装置のみに限らず半導
体装置全般に起こることであり、プリント基板上に複数
の半導体装置を搭載してモジュール化し、上記と同じよ
うにこれら装置にクロック信号を分配するあらゆる場合
に同様の問題が起こる。

【００２４】本発明の目的は、従来技術の前記問題点を
解決し、複数に分配するクロック信号の伝播タイミング
を揃えることを可能にする新規の半導体装置及び当該装
置を搭載した高い周波数で動作可能なモジュールを提供
することにある。

【００２５】

【課題を解決するための手段】本発明の前記課題は、半
導体装置にクロック信号入力ピンと負荷特性を揃えた擬
似クロック信号入力ピンを具備することによって効果的
に解決することができる。そのような手段を採用すれ
ば、複数の当該半導体装置を搭載したモジュールにおい
て、クロック信号入力ピンへの分岐数の少ない部分の負
荷が分岐数の多い部分と同じになるように、分岐数の少
ない部分で上記擬似クロック信号入力ピンへの分岐を加
えることにより、伝播タイミングを揃えることが可能に
なるからである。

【００２６】従って、本発明の上記半導体装置を搭載し
たモジュールは、モジュール上のクロック信号配線が半
導体装置のクロック信号入力ピンと上記擬似クロック信
号入力ピンとを分岐の終端として用いて形成されている
ことを特徴とする。

【００２７】

【発明の実施の形態】以下、本発明に係る半導体装置及
び当該装置を搭載したモジュールを図面に示した発明の
実施の形態を参照して更に詳細に説明する。本実施の形
態では、半導体装置として半導体記憶装置を採り上げ
た。

【００２８】図１において、101〜109は半導体記憶装
置、111，116，119は、それぞれ半導体記憶装置101，10
6，109に備えた擬似クロック信号入力ピン（後で詳述す
る）、121，126，129は、それぞれ入力ピン111，116，1
19に接続する内部回路の等価容量、601，602，610は、
それぞれクロック信号入力ピン431、擬似クロック信号
入力ピン111、半導体記憶装置102のクロック信号入力ピ
ンへの分岐配線を示す。

【００２９】各半導体記憶装置に設けた擬似クロック信
号入力ピンは、クロック信号入力ピンと同様にパッケー
ジリードによって形成され、半導体記憶装置の外部から
見込んだ容量やインダクタンスなどのピンの入力特性を
クロック信号入力ピンと同じになるようにしたクロック
信号の終端を目的とする入力ピンである。

【００３０】クロック信号入力ピン431及び擬似クロッ
ク信号入力ピン111に接続した本実施の形態で採用の入
力回路の例を図２に示す。入力ピン431，111は、パッケ
ージリードによって形成されるので、等価的に寄生イン
ダクタンスと接地への寄生容量によって表わされる。こ
のような寄生素子の特性が双方のピンで揃うように、パ
ッケージリードの幾何的な寸法が良く似た２個のピンを
クロック入力信号ピンと擬似クロック入力信号ピンに割
り当てた。

【００３１】更に、図２において、603，604は、それぞ
れ入力ピン431，111に接続したゲート保護回路（ＥＳ
Ｄ）、605，606は、それぞれ入力ピン431，111に接続し
た入力バッファ回路である。回路603と604及び回路605
と606は、互に同じ回路とした。入力バッファ回路605の
出力のクロック信号607は、内部回路609に供給され、半
導体記憶装置内部のクロック信号として使用される。

【００３２】一方、入力バッファ回路606の出力のクロ
ック信号608は、内部に使用されず回路606の出力端子は
開放されている。なお、クロック信号608は、補助的に
内部の他の回路で用いても差し支えない。

【００３３】入力ピン431，111に接続される内部回路の
等価容量441，121は、上述の構造によってほぼ等しく設
定することがでる。なお、半導体記憶装置内のレイアウ
ト面積の制約などの理由により、同一の回路を使用する
ことができない場合でも、等価的に同様の容量を呈する
ように回路を定めることが可能である。

【００３４】このような擬似クロック信号入力ピンを備
えた半導体記憶装置を用い、図１に示すように、クロッ
ク入力端子410からの半導体記憶装置101，102による２
個のクロック入力信号ピンへの分岐配線に１個の擬似ク
ロック信号入力ピン111を終端する分岐を追加し、ま
た、クロック入力端子420からの半導体記憶装置106，10
7による２個のクロック入力信号ピンへの分岐配線に１
個の擬似クロック信号入力ピン116を終端する分岐を追
加し、更に、半導体記憶装置108，109による２個のクロ
ック入力信号ピンの分岐配線に１個の擬似クロック信号
入力ピン119を終端する分岐を追加した。このようにし
て、いずれの分岐配線も３個の等価容量の接続による分
岐数３になる。各ピンの等価容量を等しくしたので、全
ての半導体記憶装置へのクロック信号の同時到着を実現
することができ、半導体記憶装置101〜109に到着するク
ロック信号のタイミング誤差を従来に比べて著しく小さ
くすることができた。その理由を整理して以下に記す。

【００３５】（１）擬似クロック信号入力ピンは、クロ
ック入力信号ピンと同一の製造プロセスにより作成され
るため、擬似クロック信号入力ピンの等価容量121，12
6，129の絶対値、ばらつきの範囲及び容量値の温度特性
がクロック入力信号ピンの等価容量441，455等と同じに
なる。

【００３６】（２）クロック信号のタイミングを揃える
ために用いる擬似クロック入力ピン111，116，119は、
クロック信号入力ピン431、435と同じパッケージにより
封止される。このため、入力ピン111，116，119の寄生
素子が入力ピン431、435と同じになる。

【００３７】（３）メモリモジュールの端子410から入
力されるクロック信号の配線は、半導体記憶装置群10
1，102及び半導体記憶装置群103，104，105へいずれも
ほぼ等長の同一の形状で分岐して行なわれるため、クロ
ック信号の遅延時間が両群で一致する。

【００３８】従って、本発明により、メモリモジュール
上のクロックスキューが従来と比較して大幅に低減さ
れ、主記憶装置の動作周波数を高めることが可能とな
る。同時に、本発明の副次的な効果として、個別容量部
品が不要となるためにメモリモジュールの製造コストが
低減されること、また、クロック配線のレイアウト設計
時に配線長の調整が不要となるため、設計制約が緩和さ
れ、設計が容易化されることなどがある。

【００３９】こうして擬似クロック信号入力ピンを構成
することにより、半導体記憶装置とは異なる個別容量部
品を用いる従来の場合と比較して、クロック信号入力ピ
ンと負荷特性の揃った入力ピンを実現することが可能と
なる。また、このような負荷特性を揃った擬似クロック
信号入力ピンを用いることにより、クロック配線の分岐
と負荷が対称となるようにメモリモジュールを設計する
ことが可能となる。

【００４０】本発明の実施の形態では、１個の基板に９
個の半導体記憶装置を搭載してメモリモジュールとする
場合を示した。このように９個を搭載する場合は、メモ
リモジュールへ２個のクロック信号を入力し、９個を５
個と４個に分け、２個のクロック信号をそれぞれに分配
する構成が、本発明の擬似クロック信号入力ピンを用い
るときの好ましい構成となる。

【００４１】次に、モジュール上にクロック同期化装置
を設けた本発明の別の実施の形態を図３に示す。クロッ
ク同期化装置は、クロック信号の位相を所定の値に設定
し、更に、クロック信号配線の負荷を軽減するために用
いる。

【００４２】図３において、701はクロック入力端子、7
02は、クロック信号を入力端子701から入力して半導体
記憶装置101〜109に分配するクロック同期化装置、703
は、クロック同期化装置702の第１の出力端子から半導
体記憶装置101，102へのクロック信号配線、704は、装
置702の第２の出力端子から半導体記憶装置103〜105へ
のクロック信号配線、705，706，707は、それぞれ半導
体記憶装置101のクロック信号入力ピン110、同装置の擬
似クロック信号入力ピン111、装置102のクロック信号入
力ピンへの分岐配線、709は、クロック同期化装置702の
第３の出力端子から同装置のクロック信号を入力する入
力端子（一方の入力端子）とは別の他方の入力端子への
フィードバック（負帰還）配線、708はフィードバック
配線709と接地の間に接続した個別容量部品である。

【００４３】クロック同期化装置702は、フィードバッ
ク配線709の接続により、前記一方の入力端子と他方の
入力端子の信号の位相が一致するように動作するＰＬＬ
（Phase Locked Loop）回路である。フィードバック配
線709と個別容量部品708は、信号を遅延させるように作
用するので、クロック同期化装置702の第３の出力端子
の位相は、同装置の他方の入力端子よりもその遅延量だ
け進んだものとなる。また、装置702の他の出力端子の
位相は、第３の出力端子の位相と同じである。そこで、
クロック同期化装置702から各半導体記憶装置へのクロ
ック信号の遅延量をフィードバック配線709と個別容量
部品708による遅延量と一致するようにフィードバック
配線709の配線長と個別容量部品708の容量値を設計する
と、各半導体記憶装置の入力ピンのクロック信号の位相
がクロック同期化装置702の入力クロック信号と同じに
なる。従って、クロック信号入力端子701からみると、
１個の入力端子への負荷で９個の半導体記憶装置101〜1
09にクロック信号を分配することができたことになり、
クロック信号配線の負荷が軽減される。なお、個別容量
部品708は、半導体記憶装置のクロック信号入力ピンに
よる負荷を模擬したものとなる。

【００４４】クロック同期化装置702の出力のクロック
信号配線は、図３に示すように、配線703から配線705，
706，707へ３分岐とし、配線704についても半導体記憶
装置103，104，105へ同様に３分岐としており、分岐を
対称にした。また、半導体記憶装置106，107及び半導体
記憶装置108，109への配線もそれぞれ３分岐とした。こ
れにより半導体記憶装置101〜109へクロック信号を同位
相で到着させることができる。なお、図３では、図を簡
略化して見やすくするため、装置702からの各配線が必
ずしも等長になっていないが、実際の各配線は、ほぼ等
長になるように形成し、良好な対称性を得るようにし
た。

【００４５】ところで、例えば半導体記憶装置105の擬
似クロック信号入力ピン115は、図７のメモリモジュー
ルの構成においては用いられていない。これを個別容量
部品708として利用することが可能である。メモリモジ
ュール上の部品点数を低減することができる。

【００４６】以上の２例の本発明の実施の形態では、半
導体記憶装置が片面に９個搭載されたメモリモジュール
について説明したが、メモリモジュール上の半導体記憶
装置の数はこれに限定されず、任意の個数に本発明を適
用可能であることは云うまでもない。

【００４７】また、クロック配線の分岐数も上記に限定
されるものではない。更に、これまでの説明により、一
つのメモリモジュール上において、擬似クロック信号入
力端子を有する本発明の半導体記憶装置と、擬似クロッ
ク信号入力端子を持たない従来の半導体記憶装置とを混
在させることが可能であることも明らかである。

【００４８】更に、本発明の実施の形態では、半導体記
憶装置を用いたが、これに限らず、云うまでもなく一般
の半導体装置を用いる場合に本発明は適用可能であり、
同様の効果を得ることができる。

【００４９】

【発明の効果】本発明によれば、クロック信号入力ピン
と負荷特性を揃えた擬似クロック信号入力ピンを半導体
装置に設けることにより、複数の当該半導体装置をモジ
ュール上に設けた場合、これらの複数の半導体装置に分
配するクロック信号の伝播タイミングの相違を低減する
ことが可能となり、モジュールを高い周波数で動作させ
ることが可能となる。また、個別部品の容量素子を用い
ることなくクロック信号の分配を行なうことが可能とな
るため、モジュールのコストが低減される。

【図面の簡単な説明】

【図１】本発明に係る半導体装置及び当該装置を用いた
モジュールの発明の実施の形態を説明するための構成図
及び回路モデル図。

【図２】本発明の半導体装置を説明するためのブロック
図。

【図３】本発明の半導体装置及び当該装置を用いたモジ
ュールの別の発明の実施の形態を説明するための構成図
及び回路モデル図。

【図４】メモリ装置からなる主記憶装置を有する電子計
算機を説明するためのブロック図。

【図５】図４の主記憶装置を説明するための構成図。

【図６】従来の半導体記憶装置及びメモリモジュールの
例を説明するための構成図及び回路モデル図。

【図７】従来の半導体記憶装置及びメモリモジュールの
別の例を説明するための構成図及び回路モデル図。

【符号の説明】

101〜109…半導体記憶装置、111，116，119…擬似クロ
ック信号入力ピン、431，435…クロック信号入力ピン、
410，420…クロック信号入力端子、121，126，129…擬
似クロック信号入力ピンの等価容量、441，445…クロッ
ク信号入力ピンの等価容量、415〜417，601，602，610
…クロック信号配線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中込 儀延 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 Ｆターム(参考） 5B079 CC03 CC14 DD08 DD12 DD13

Claims (6)

【特許請求の範囲】
1. 【請求項１】 クロック信号入力ピンを有し、クロック
   信号に同期して動作する半導体装置において、クロック
   信号入力ピンと負荷特性を揃えた擬似クロック信号入力
   ピンを備えてなることを特徴とする半導体装置。
2. 【請求項２】 前記半導体装置は、クロック信号に同期
   して電気的にデータの書き込みと読み出しを行なう半導
   体記憶装置であることを特徴とする請求項１に記載の半
   導体装置。
3. 【請求項３】 クロック信号入力ピンを有し、クロック
   信号に同期して動作する複数の半導体装置をプリント基
   板上に搭載し、クロック信号を各半導体装置に分岐して
   供給する配線がプリント基板上に形成されているモジュ
   ールにおいて、前記半導体装置は、クロック信号入力ピ
   ンと負荷特性を揃えた擬似クロック信号入力ピンを備え
   ており、前記クロック信号配線は、クロック信号入力ピ
   ンに加えて当該擬似クロック信号入力ピンを分岐の終端
   として用いて形成されていることを特徴とするモジュー
   ル。
4. 【請求項４】 前記半導体装置は、クロック信号に同期
   して電気的にデータの書き込みと読み出しを行なう半導
   体記憶装置であり、前記モジュールは、メモリモジュー
   ルであることを特徴とする請求項３に記載のモジュー
   ル。
5. 【請求項５】 プリント基板の一方の面上に搭載する半
   導体記憶装置の数が９個であり、当該９個の半導体記憶
   装置にクロック信号を供給するためのメモリモジュール
   のクロック信号入力端子が２個であり、一方のクロック
   信号入力端子からクロック信号を供給する半導体記憶装
   置の数が５個であり、他方のクロック信号入力端子から
   クロック信号を供給する半導体記憶装置の数が４個であ
   ることを特徴とする請求項４に記載のジュール
6. 【請求項６】 複数の半導体装置にクロック信号を供給
   し、かつ、当該クロック信号の位相を所定の値に設定す
   るためのクロック同期化装置を更に搭載し、当該クロッ
   ク信号の複数の半導体装置への供給が前記クロック信号
   配線を介して行なわれていることを特徴とする請求項３
   又は請求項４に記載のモジュール。