KR20030041769A - 제어 및 어드레스 클럭 비분배형 메모리 시스템 - Google Patents
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Abstract
본 발명은 복수의 메모리 장치를 구비하는 메모리 시스템에 관한 것으로, 보다 상세하게는 제어 및 어드레스 신호를 샘플링하기 위한 클럭을 제거한 메모리 시스템에 관한 것으로, 복수의 메모리장치를 포함하는 메모리 시스템에 있어서, 복수의 메모리장치에 각각 해당하는 복수의 제어 및 어드레스 입력신호 및 제1 클럭신호와 제1 클럭신호의 정수배로 분주된 제2 클럭신호를 출력하는 제어장치 및, 상기 제어장치로부터 상기 제어 및 어드레스 입력신호 및 제2 클럭신호를 입력받아 출력버퍼부터 상기 메모리장치까지의 전송라인으로 인한 전달지연과 내부 출력버퍼에서 발생하는 전달지연을 보정하여 제어 및 어드레스 출력신호를 출력하는 레지스터 및 지연회로부를 포함하되, 상기 복수의 메모리 장치는 상기 레지스터 및 지연회로부로부터 상기 전송라인을 통해 상기 제어 및 어드레스 출력신호를 각각 입력받고, 상기 제어장치로부터 직접 입력되는 제1 클럭신호를 이용하여 상기 제어 및 어드레스 출력신호를 셈플링함으로써 반도체 장치 설계의 레이아웃을 단순화하고 클럭충돌문제를 회피할 수 있는 효과가 있다.
Description
본 발명은 복수의 메모리 장치를 구비하는 메모리 시스템에 관한 것으로, 보다 상세하게는 제어 및 어드레스(Command/Address) 신호를 샘플링하기 위한 클럭(Command/Address Clock:CACLK)을 제거한 메모리 시스템에 관한 것이다.
종래의 메모리장치의 클럭제어 장치는 DIMM(dual in line memory module)의경우 제어 및 어드레스 입력신호를 버퍼링하기 위한 레지스터 칩과 타이밍 신호를 발생하기 위한 PLL(Phase Locked Loop) 칩으로 구성된다. 또한, 복수개의 PLL 출력클럭이 발생하게 되면 이들의 에지 타이밍(edge timing)을 제어하기 위해 보상 커패시터(Compensation Capacitor : Ccomp)를 사용한다.
도 3은 종래의 제어 및 어드레스 클럭신호 분배형 메모리 시스템의 예를 도시하는 구성도이다. PLL 회로(20)는 제어장치(10)에서 입력된 제어 및 어드레스 클럭신호(CACLK)를 전송라인에서 발생하는 신호지연을 고려하여 보상 커패시터(Ccomp)를 이용하여 에지 컨트롤을 한 후, 다시 에지 컨트롤이 된 제어 및 어드레스 신호(CACLK)와 제어장치(10)에서 입력되는 제어 및 어드레스 신호(CACLK)의 위상이 서로 일치하도록 조절하여 각각의 복수의 메모리장치(61,62,63,64)로 각각 별도의 클럭으로써(CLK0, CLK1, CLK2, CLK3) 인가한다. 이 때 제어장치(10)에서 출력되는 복수의 제어 및 어드레스 입력신호(CAin)는 레지스터(30)에서 버퍼링이 된 후 어드레스 클럭신호(CACLK)를 분배하기 위한 전송라인과 별도의 전송라인을 통해 각각의 복수의 메모리장치(61,62,63,64)로 출력된다.
상기의 방법은 다음과 같은 문제점이 있다. 첫째, 제어 및 어드레스 신호와 별도로 제어 및 어드레스 클럭신호를 각각의 메모리장치로 독립적으로 전달하기 위한 복수의 메모리장치의 수에 해당하는 제어 및 어드레스 클럭신호 전송라인을 구비함으로 인해 반도체 장치 설계 레이아웃이 복잡해진다. 둘째, 메모리장치는 제어 및 어드레스 클럭신호와 별도로 기입 데이터 캡처 클럭(Write Data CaptureClock:WCLK)를 입력받음으로써, 제어 및 어드레스 클럭신호와 기입 데이터 캡처 클럭 간의 클럭 도메인 충돌 문제가 발생할 수 있다. 셋째, 각 메모리장치마다 별도의 PLL 혹은 DLL 회로를 갖추어야 하기 때문에 이로 인한 전체 시스템의 생산비용이 증가할 뿐 아니라 지터(Jitter)가 증가한다. 넷째, 레지스터와 PLL 회로는 별도의 칩으로 구현을 하여야 하기 때문에 2개의 칩 패키지를 제작함으로 인해 반도체 장치의 공정이 복잡해지고 생산비용이 증가하게 된다. 다섯째, 다수의 보상 커패시터의 편차로 인해 전체 시스템의 타이밍 마진이 저하한다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 제어 및 어드레스 클럭신호를 메모리장치에 직접공급하지 않으므로, 제어 및 어드레스 클럭신호(CACLK) 분배를 위한 전송선로를 제거하여 반도체 설계 레이아웃을 단순화하고, 메모리 장치는 제어 및 어드레스 신호를 기입 데이터 캡쳐클럭 혹은 상기 클럭신호를 정수배로 분주한 클럭신호로 셈플링함으로써, 클럭 도메인 충돌을 방지하고, 별도의 PLL 회로 또는 DLL 회로를 요하지 않으므로, 생산수가를 낮추고 지터성능을 개선하고, 여러개의 보상 커패시터의 편차로 인한 시스템의 타이밍 마진 저하를 방지한 메모리 시스템을 제공하는데 그 목적이 있다.
본 발명의 바람직한 실시례는, 레지스터 칩과 PLL 혹은 DLL 칩의 단일화로 생산수가를 저감한 메모리 시스템을 제공하는데 그 목적이 있다.
도 1은 본 발명의 실시례에 따른 메모리 시스템의 블록 구성도.
도 2는 본 발명의 실시례에 따른 레지스터 및 지연회로부의 상세 구성도.
도 3은 종래의 제어 및 어드레스 클럭 분배형 메모리 시스템의 블록 구성도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 제어장치20 : PLL 회로
30 : 레지스터40 : 레지스터 및 지연회로부
42 : DLL 회로44 : 제1 레플리카 회로
43 : 제2 레플리카 회로
상기한 목적을 달성하기 위하여, 복수의 메모리장치를 포함하는 메모리 시스템에 있어서, 상기 복수의 메모리장치에 각각 해당하는 복수의 제어 및 어드레스 입력신호, 제1 클럭신호, 및 제1 클럭신호의 정수배로 분주된 제2 클럭신호를 출력하는 제어장치 및, 상기 제어장치로부터 상기 제어 및 어드레스 입력신호와 제2 클럭신호를 입력받아 출력버퍼에서 상기 메모리장치까지의 전송라인으로 인한 전달지연과 내부 출력버퍼에서 발생하는 전달지연을 보정한 제어 및 어드레스 출력신호를 출력하는 레지스터 및 지연회로부를 포함하되, 상기 복수의 메모리 장치는 상기 레지스터 및 지연회로부로부터 상기 전송라인을 통해 상기 제어 및 어드레스 출력신호를 각각 입력받고, 상기 제어장치로부터 직접 입력되는 제1 클럭신호로 상기 제어 및 어드레스 출력신호를 셈플링하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시례에 따른 제어 및 어드레스 클럭 비분배형 메모리시스템의 전체 구성도이다. 도 1에 도시된 바와 같이, 메모리시스템의 전체 동작을 제어하는 제어장치(10)는 레지스터 및 지연회로부(40)에 제어 및 어드레스 입력신호(CAin)를 인가한다.
제어 및 어드레스 입력신호(CAin)를 입력받은 레지스터 및 지연회로부(40)는, 레지스터 및 지연회로부(40)에서 메모리장치(61,62,63,64)로 연결되는 전송라인으로 인한 전달지연과 내부 출력버퍼에서 발생하는 전달지연을 보정하여 보정된 제어 및 어드레스 출력신호(CAout)를 출력한다. 바람직하게는 이때의 전송라인의전달지연은 각각의 복수의 전송라인에서 레지스터 및 지연회로부(40)에서 시작되는 지점(A)에서 특정한 지점(B)까지의 전달지연일 수 있다. 또한 내부전달지연은 제어 및 어드레스 신호(CAin)의 레지스터 및 지연회로부 내부에서 발생하는 전달지연을 포함할 수 있다. 복수의 메모리 장치(61,62,63,64)는 레지스터 및 지연회로부(40)가 출력한 제어 및 어드레스 출력신호(CAout)를 전송라인을 통해 입력받고, 입력된 제어 및 어드레스 출력신호(CAout)를 제어장치(10)에서 직접 입력되는 기입 데이터 클럭(이하, 제1 클럭신호:WCLK)을 이용하여 셈플링한다. 따라서 본원발명에 따른 메모리시스템은 별도의 제어 및 어드레스 클럭신호를 사용하지 않기 때문에 종래의 메모리시스템과 달리 제어 및 어드레스 클럭신호를 위한 별도의 배선라인이 불필요하고, 여러개의 클럭이 메모리장치에 입력되지 않고 단지 기입 데이터 클럭(WCLK)만을 이용하여 제어 및 어드레스 신호(CAout)를 셈플링하기 때문에 클럭 도메인간의 충돌현상이 생기지 않는다.
도 2는 본 발명의 실시례에 따른 레지스터 및 지연회로부(40)의 상세 구조도이다.
레지스터부(30)는 제어장치(10)로부터 입력된 제어 및 어드레스 입력신호(CAin_i ~ CAin_j)를 내부클럭(이하 제3 클럭신호:intCLK)을 이용하여 셈플링하는 방법으로 제어 및 어드레스 출력신호(CAout_i ~ CAout_j)를 출력한다. 이때 클럭제어회로(41)는 제어장치(10)로부터 입력되는 제어 및 어드레스 클럭(이하 제2 클럭신호:CACLK)의 전송라인으로 인한 전달지연 및 내부 출력버퍼에서 발생하는 전달지연을 보정하여 제3 클럭신호를 생성한다. 바람직하게는 이때의 전송라인전달지연은 레지스터 및 지연회로부(40)에서 시작되는 지점(A)에서 특정한 지점(B)까지의 전달지연일 수 있다. 또한 내부 출력버퍼 전달지연은 제어 및 어드레스 신호의 레지스터 및 지연회로부(40)내에서의 출력버퍼 입력지점(C)에서 출력지점(D)까지의 전달지연이 대부분을 차지한다.
바람직하게는 클럭제어회로(41)는 도 2에 도시된 바와 같이 DLL회로(42), 전송라인의 지연전달을 모델링하는 제1 레플리카 회로(44), 및 내부 출력버퍼의 전달지연을 모델링하는 제2 레플리카 회로(43)로 구성된다. DLL 회로(42)는 제어장치(10)로부터의 제2 클럭신호(CACLK)를 입력받고, 되먹임 피드백신호를 제2 레플리카 회로(43) 및 제1 레플리카 회로(44)를 거쳐 다시 되입력받음(fbCLK_in)으로써 지연을 보정하여 피드백 출력신호와 위상이 동일한 제3 클럭신호(intclk)를 생성한다. 제1 레플리카 회로(44)는 실제 시스템에서의 레지스터 및 지연회로부(40)와 메모리장치(61,62,63,64)로의 전송지연을 모델링한 회로로써, 칩외부에서 주로 접속하여 전달지연을 조절할 수 있도록 일반적인 수동/능동 소자의 조합으로 제작할 수도 있으나, 바람직하게는 제어 및 어드레스 전송라인과 종단회로 모델을 사용하여 제작함으로써 PCB 보드의 공정/전원전압/온도편차를 상쇄할 수 있도록 한다. 또한, 제2 레플리카 회로는 내부 출력버퍼의 전달지연을 모델링하는 회로로서, 바람직하게는 칩내부에서 출력버퍼회로 모델을 사용함으로써 출력버퍼의 공정/전원전압/온도편차를 상쇄할 수 있도록 한다.
이상에서 설명한 바와 같이 본 발명에 따른 메모리 시스템은 제어 및 어드레스 클럭신호를 메모리장치에 직접공급하지 않으므로, 제어 및 어드레스 클럭신호 분배를 위한 전송선로가 없으므로 레이아웃을 단순화하고, 메모리 장치에서 제어 및 어드레스 신호를 기입 데이터 캡쳐클럭으로 셈플링함으로써, 클럭 도메인 충돌을 방지하고, 별도의 PLL 회로 혹은 DLL 회로를 요하지 않으므로, 생산수가를 낮추고 지터성능을 개선하고, 여러개의 보상 커패시터의 편차로 인한 시스템의 타이밍 마진 저하를 방지한 메모리 시스템을 제공하는 현저한 효과가 있다. 또한 본 발명의 바람직한 실시례에 따르면, 레지스터 칩과 PLL 칩의 단일화로 생산수가를 저감할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (19)
- 복수의 메모리장치를 포함하는 메모리 시스템에 있어서,상기 복수의 메모리장치에 각각 해당하는 복수의 제어 및 어드레스 입력신호 및 제1 클럭신호와 제2 클럭신호를 출력하는 제어장치 및;상기 제어장치로부터 상기 제어 및 어드레스 입력신호를 입력받아 전송라인으로 인한 전달지연을 보정한 제어 및 어드레스 출력신호를 출력하는 레지스터 및 지연회로부를 포함하되;상기 복수의 메모리 장치는 상기 레지스터 및 지연회로부로부터 상기 전송라인을 통해 상기 제어 및 어드레스 출력신호를 각각 입력받고, 상기 제어장치로부터 직접 입력되는 제1 클럭신호로 상기 제어 및 어드레스 출력신호를 셈플링하는 것을 특징으로 하는 메모리 시스템.
- 제 1 항에 있어서,상기 레지스터 및 지연회로부는 상기 제어부로부터 상기 제2 클럭신호를 입력받아 상기 전송라인으로 인한 전달지연을 보정한 제3 클럭신호를 출력하는 클럭제어회로; 및상기 제어장치의 상기 제어 및 어드레스 입력신호를 버퍼링하되, 상기 제3 클럭신호로 셈플링하여 상기 제어 및 어드레스 출력신호를 출력하는 레지스터부를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제 2 항에 있어서,상기 클럭제어회로와 상기 레지스터부는 단일의 칩으로 구현되는 것을 특징으로 하는 메모리 시스템.
- 제 2 항 또는 제 3 항에 있어서, 상기 클럭제어회로는DLL 회로; 및상기 전송라인의 전달지연을 모델링하는 제1 레플리카 회로를 포함하되;상기 DLL 회로는 상기 제2 클럭신호와 상기 제1 레플리카 회로를 거쳐 피드백되어 입력되는 제3 클럭신호가 동일한 위상이 되도록 조절하여 상기 전송라인 전달지연이 보정된 제3 클럭신호를 출력하는 것을 특징으로 하는 메모리 시스템.
- 제 4 항에 있어서,상기 제1 레플리카 회로는 PCB 라인 모델, 능동소자, 및 수동소자의 조합이거나 이들 중 적어도 한가지 이상으로 구성되는 것을 특징으로 하는 메모리 시스템.
- 제 2 항에 있어서,상기 클럭제어회로는 상기 제어부로부터 상기 제2 클럭신호를 입력받아 상기 전송라인으로 인한 전달지연 및 상기 레지스터부에서의 전달지연을 보정하여 상기제3 클럭신호를 출력하는 것을 특징으로 하는 메모리 시스템.
- 제 6 항에 있어서,상기 클럭제어회로와 상기 레지스터부는 단일의 칩으로 구현되는 것을 특징으로 하는 메모리 시스템.
- 제 6 항 또는 제 7 항에 있어서, 상기 클럭제어회로는DLL 회로;상기 전송라인의 전달지연을 모델링하는 제1 레플리카 회로; 및상기 레지스터부에서의 전달지연을 모델링하는 제2 레플리카 회로를 포함하되;상기 DLL 회로는 상기 제2 클럭신호와 상기 제1 레플리카 회로 및 상기 제2 레플리카 회로를 거쳐 피드백되어 입력되는 제3 클럭신호가 동일한 위상이 되도록 조절하여, 상기 전송라인 전달지연과 상기 레지스터부 전달지연이 보정된 제3 클럭신호를 출력하는 것을 특징으로 하는 메모리 시스템.
- 제 8 항에 있어서,상기 제1 레플리카 회로 및 상기 제2 레플리카 회로는 PCB 라인 모델, 수동소자, 및 능동소자의 조합이나 이들 중 적어도 한가지 이상으로 구성되는 것을 특징으로 하는 메모리 시스템.
- 제 1 항에 있어서,상기 전송라인은 상기 레지스터 및 지연회로부에서 분기점까지는 글로벌라인으로 구성되고, 상기 분기점에서 분기되어 해당하는 복수의 메모리부로 각각 연결되는 것을 특징으로 하는 메모리 시스템.
- 제 10 항에 있어서,상기 레지스터 및 지연회로부에서 상기 복수의 메모리부로의 전송라인 연결방식은 데이지 체인, 하이브리드 T형, 바이퍼케이트형 중 어느 하나인 것을 특징으로 하는 메모리 시스템.
- 제 10 항에 있어서,상기 레지스터 및 지연회로부는 상기 제어부로부터 제2 클럭신호를 입력받아 상기 글로벌전송라인으로 인한 전달지연을 보정한 제3 클럭신호를 출력하는 클럭제어회로; 및상기 제어장치의 상기 제어 및 어드레스 입력신호를 버퍼링하되, 상기 제3 클럭신호로 셈플링하여 상기 제어 및 어드레스 출력신호를 출력하는 레지스터부를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제 12 항에 있어서,상기 클럭제어회로와 상기 레지스터부는 단일의 칩으로 구현되는 것을 특징으로 하는 메모리 시스템.
- 제 12 항 또는 제 13 항에 있어서, 상기 클럭제어회로는DLL 회로; 및상기 글로벌 전송라인의 전달지연을 모델링하는 제1 레플리카 회로를 포함하되;상기 DLL 회로는 제2 클럭신호와 상기 제1 레플리카 회로를 거쳐 피드백되어 입력되는 제3 클럭신호가 동일한 위상이 되도록 조절하여 상기 글로벌 전송라인 전달지연이 보정된 제3 클럭신호를 출력하는 것을 특징으로 하는 메모리 시스템.
- 제 14 항에 있어서,상기 제1 레플리카 회로는 PCB 라인 모델, 능동소자, 및 수동소자의 조합이거나 이들 중 적어도 한가지 이상으로 구성되는 것을 특징으로 하는 메모리 시스템.
- 제 12 항에 있어서,상기 클럭제어회로는 상기 제어부로부터 제2 클럭신호를 입력받아 상기 글로벌 전송라인으로 인한 전달지연 및 상기 레지스터부에서의 전달지연을 보정하여 제3 클럭신호를 출력하는 것을 특징으로 하는 메모리 시스템.
- 제 16 항에 있어서,상기 클럭제어회로와 상기 레지스터부는 단일의 칩으로 구현되는 것을 특징으로 하는 메모리 시스템.
- 제 16 항 또는 제 17 항에 있어서, 상기 클럭제어회로는DLL 회로;상기 글로벌 전송라인의 전달지연을 모델링하는 제1 레플리카 회로; 및상기 레지스터부에서의 전달지연을 모델링하는 제2 레플리카 회로를 포함하되;상기 DLL 회로는 제2 클럭신호와 상기 제1 레플리카 회로 및 상기 제2 레플리카 회로를 거쳐 피드백되어 입력되는 제3 클럭신호가 동일한 위상이 되도록 조절하여, 상기 글로벌 전송라인 전달지연과 상기 레지스터부 전달지연이 보정된 제3 클럭신호를 출력하는 것을 특징으로 하는 메모리 시스템.
- 제 18 항에 있어서,상기 제1 레플리카 회로 및 상기 제2 레플리카 회로는 PCB 라인 모델, 능동소자, 및 수동소자의 조합이거나 이들 중 적어도 한가지 이상으로 구성되는 것을 특징으로 하는 메모리 시스템.
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Also Published As
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |