JP2000187612A - データフェッチタイミング切り替え回路 - Google Patents
データフェッチタイミング切り替え回路Info
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- JP2000187612A JP2000187612A JP10364877A JP36487798A JP2000187612A JP 2000187612 A JP2000187612 A JP 2000187612A JP 10364877 A JP10364877 A JP 10364877A JP 36487798 A JP36487798 A JP 36487798A JP 2000187612 A JP2000187612 A JP 2000187612A
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- timing
- system clock
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- switching circuit
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Abstract
(57)【要約】
【課題】従来の帰還クロックを用いてタイミングのずれ
を補正していた技術では設計回路により異なるずれを把
握し、リードデータのタイミングを考慮した帰還クロッ
クを生成する必要があり、回路上に任意のバッファ等の
回路素子を挿入するといった固定値でタイミング補正を
行っていた。 【解決手段】本発明は、データ転送のためのシステムク
ロックのタイミングを切り替えるための調整値を設定す
るタイミング設定レジスタ１２と、システムクロックを
調整値に基づいてタイミングが切り替えられた補正シス
テムクロックを生成するタイミング切り替え回路１４と
で構成され、調整値に基づきＳＤＲＡＭ１３からの帰還
クロックに同期した補正システムクロックを生成し、デ
ータ転送の際にデータ処理回路１５を補正クロックで動
作させるデータフェッチタイミング切り替え回路であ
る。
を補正していた技術では設計回路により異なるずれを把
握し、リードデータのタイミングを考慮した帰還クロッ
クを生成する必要があり、回路上に任意のバッファ等の
回路素子を挿入するといった固定値でタイミング補正を
行っていた。 【解決手段】本発明は、データ転送のためのシステムク
ロックのタイミングを切り替えるための調整値を設定す
るタイミング設定レジスタ１２と、システムクロックを
調整値に基づいてタイミングが切り替えられた補正シス
テムクロックを生成するタイミング切り替え回路１４と
で構成され、調整値に基づきＳＤＲＡＭ１３からの帰還
クロックに同期した補正システムクロックを生成し、デ
ータ転送の際にデータ処理回路１５を補正クロックで動
作させるデータフェッチタイミング切り替え回路であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶装置とシステ
ムとのデータ転送のタイミングを調整する回路に係り、
特に、ＳＤＲＡＭとのデータを転送する時のシステムク
ロックの補正を行うデータフェッチタイミング切り替え
回路に関する。
ムとのデータ転送のタイミングを調整する回路に係り、
特に、ＳＤＲＡＭとのデータを転送する時のシステムク
ロックの補正を行うデータフェッチタイミング切り替え
回路に関する。
【０００２】
【従来の技術】近年、システムの高速化やＣＰＵの高速
処理化により、記憶装置とのデータの書き込み／読み出
し、即ち、データ転送の高速化への要求が高まり、それ
を実現するものとして、ＳＤＲＡＭ（Synchronous DRA
M）等が提案されている。このＳＤＲＡＭは、外部から
供給するクロックに同期してデータを転送するＤＲＡＭ
である。
処理化により、記憶装置とのデータの書き込み／読み出
し、即ち、データ転送の高速化への要求が高まり、それ
を実現するものとして、ＳＤＲＡＭ（Synchronous DRA
M）等が提案されている。このＳＤＲＡＭは、外部から
供給するクロックに同期してデータを転送するＤＲＡＭ
である。
【０００３】従って、このＳＤＲＡＭを必要とする半導
体基板（チップ）上に形成されたデータ処理回路は、メ
モリコントローラやマイクロコントローラ等により、Ｓ
ＤＲＡＭへのＣＰＵの動作クロック（システムクロッ
ク）に準じて、信号及びデータのやり取りを行う必要が
あった。
体基板（チップ）上に形成されたデータ処理回路は、メ
モリコントローラやマイクロコントローラ等により、Ｓ
ＤＲＡＭへのＣＰＵの動作クロック（システムクロッ
ク）に準じて、信号及びデータのやり取りを行う必要が
あった。
【０００４】このシステムクロックの供給方法として
は、大きく分けて２通りあり、第１に、ＳＤＲＡＭとチ
ップへそれぞれにシステムクロックを供給する方法と、
第２に、チップ内でシステムクロックを生成して、ＳＤ
ＲＡＭに供給する方法とが採用されている。
は、大きく分けて２通りあり、第１に、ＳＤＲＡＭとチ
ップへそれぞれにシステムクロックを供給する方法と、
第２に、チップ内でシステムクロックを生成して、ＳＤ
ＲＡＭに供給する方法とが採用されている。
【０００５】いずれの方法においても、チップ内のシス
テムクロックとＳＤＲＡＭのクロックにずれが生じる
と、正確にやり取りができなくなる。特に、ＳＤＲＡＭ
からのリードデータのフェッチタイミングにずれが生じ
ると正確にチップ側に読み込みができないという問題が
ある。
テムクロックとＳＤＲＡＭのクロックにずれが生じる
と、正確にやり取りができなくなる。特に、ＳＤＲＡＭ
からのリードデータのフェッチタイミングにずれが生じ
ると正確にチップ側に読み込みができないという問題が
ある。
【０００６】つまり、図３に示すように、システムの設
計上、チップからＳＤＲＡＭに供給されて動作タイミン
グの基準となるクロック（ａ）とチップ側の動作の基準
となるシステムクロック（ｃ）と間には、少なからず、
ずれが発生する。（ｂ）は、読み出されたデータを示し
ている。ここで、チップ側のシステムクロックの方が遅
ければ、このずれは吸収でき、問題は発生しなかった
が、チップ側のシステムクロックが２００ＭＨｚ、４０
０ＭＨｚと高速化動作になるに従い、これらのずれが吸
収できなくなり問題となっている。
計上、チップからＳＤＲＡＭに供給されて動作タイミン
グの基準となるクロック（ａ）とチップ側の動作の基準
となるシステムクロック（ｃ）と間には、少なからず、
ずれが発生する。（ｂ）は、読み出されたデータを示し
ている。ここで、チップ側のシステムクロックの方が遅
ければ、このずれは吸収でき、問題は発生しなかった
が、チップ側のシステムクロックが２００ＭＨｚ、４０
０ＭＨｚと高速化動作になるに従い、これらのずれが吸
収できなくなり問題となっている。
【０００７】例えば、ＳＤＲＡＭからのリードデータ
（ｂ）においては、これまでの一般的なＤＲＡＭの平均
スペックは、約１０ｎｓとされている。よって、クロッ
クのずれが、５ｎｓ（ボード上の配線及びチップ側のセ
ットアップ時間を考慮すると実際には、２ｎｓ程度とな
る）ずれると、チップ側ではＳＤＲＡＭからのリードデ
ータのセットアップ時間を満たさないうちに、次に進ん
でしまうため、リードデータを受け取ることが出来なく
なる。
（ｂ）においては、これまでの一般的なＤＲＡＭの平均
スペックは、約１０ｎｓとされている。よって、クロッ
クのずれが、５ｎｓ（ボード上の配線及びチップ側のセ
ットアップ時間を考慮すると実際には、２ｎｓ程度とな
る）ずれると、チップ側ではＳＤＲＡＭからのリードデ
ータのセットアップ時間を満たさないうちに、次に進ん
でしまうため、リードデータを受け取ることが出来なく
なる。
【０００８】このような問題への対策として、図４に示
すように、チップ外部に出力したシステムクロックを分
岐してチップ内部に戻し、データフェッチ用のクロック
として採用して、ずれた分だけタイミングを調整してい
た。
すように、チップ外部に出力したシステムクロックを分
岐してチップ内部に戻し、データフェッチ用のクロック
として採用して、ずれた分だけタイミングを調整してい
た。
【０００９】この構成により、図５において、（ａ）を
動作クロックを６６ＭＨｚとして１サイクルを１５ｎｓ
となるチップ１側からＳＤＲＡＭ２に供給されたシステ
ムクロックとすると、（ｂ）は、その時のＳＤＲＡＭ２
からチップ１側へのリードデータ転送のタイミングを示
している。ここでは、約１０ｎｓの遅れで転送される。
また（ｃ）は、システムクロックから分岐されてチップ
１側に戻された帰還クロックであり、リードデータを受
け取るタイミングを図るために使用される。（ｄ）は、
チップ１内部に読み込んだリードデータのタイミングを
示す。（ｅ）は、（ａ）のＳＤＲＡＭ２のシステムクロ
ックとずれが発生したチップ１内の元のシステムクロッ
クである。
動作クロックを６６ＭＨｚとして１サイクルを１５ｎｓ
となるチップ１側からＳＤＲＡＭ２に供給されたシステ
ムクロックとすると、（ｂ）は、その時のＳＤＲＡＭ２
からチップ１側へのリードデータ転送のタイミングを示
している。ここでは、約１０ｎｓの遅れで転送される。
また（ｃ）は、システムクロックから分岐されてチップ
１側に戻された帰還クロックであり、リードデータを受
け取るタイミングを図るために使用される。（ｄ）は、
チップ１内部に読み込んだリードデータのタイミングを
示す。（ｅ）は、（ａ）のＳＤＲＡＭ２のシステムクロ
ックとずれが発生したチップ１内の元のシステムクロッ
クである。
【００１０】
【発明が解決しようとする課題】しかし、ＳＤＲＡＭ２
等へのチップ１外部に出力していたシステムクロックを
分岐して帰還クロックとして補正用にチップ１内部に戻
して、データフェッチ用のクロックとして用いた場合に
おいても、システム設計者はその設計回路により異なる
ずれを把握して、データ転送のタイミングの補正を行う
必要がある。
等へのチップ１外部に出力していたシステムクロックを
分岐して帰還クロックとして補正用にチップ１内部に戻
して、データフェッチ用のクロックとして用いた場合に
おいても、システム設計者はその設計回路により異なる
ずれを把握して、データ転送のタイミングの補正を行う
必要がある。
【００１１】従来、実際に帰還クロックのタイミングを
調整する際には、例えば、回路上に任意のバッファ等の
回路素子を挿入するといったハード的な手法で実施して
いた。しかし、付加する回路素子は形成した時点で固定
値となるため、後からでは変更できず、形成の際の精度
が問題となってくる。このため、システム設計者に対し
ての回路設計の負荷が大きくなる。
調整する際には、例えば、回路上に任意のバッファ等の
回路素子を挿入するといったハード的な手法で実施して
いた。しかし、付加する回路素子は形成した時点で固定
値となるため、後からでは変更できず、形成の際の精度
が問題となってくる。このため、システム設計者に対し
ての回路設計の負荷が大きくなる。
【００１２】そこで本発明は、動作基準となるシステム
クロックと外部に接続される記憶装置の帰還クロックと
のずれを無くしたデータフェッチ用の補正システムクロ
ックをチップ内部で生成し、記憶装置とのデータ転送の
際に、同期したクロックによるデータ転送を実現し、タ
イミング調整用の回路素子の実装が不要なデータフェッ
チタイミング切り替え回路を提供することを目的とす
る。
クロックと外部に接続される記憶装置の帰還クロックと
のずれを無くしたデータフェッチ用の補正システムクロ
ックをチップ内部で生成し、記憶装置とのデータ転送の
際に、同期したクロックによるデータ転送を実現し、タ
イミング調整用の回路素子の実装が不要なデータフェッ
チタイミング切り替え回路を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明は上記目的を達成
するために、チップ上に形成されるデータ処理回路と、
外部の記憶装置との間のデータ転送時のタイミング補正
を行う回路において、前記チップ内に構築されてデータ
転送を行うための基準となるシステムクロックを任意の
タイミングに切り替えさせるための調整値を設定するタ
イミング設定レジスタと、前記チップ内に構築されて前
記外部の記憶装置に出力される前記システムクロックを
分岐して入力し、前記タイミング設定レジスタに設定さ
れた前記調整値に基づいて、タイミングが切り替えられ
た補正システムクロックを生成するタイミング切り替え
回路とを備えるデータフェッチタイミング切り替え回路
を提供し、前記調整値を調整して前記外部の記憶装置内
に入力されたシステムクロック（データ読み出しの基準
クロック）に補正システムクロックが同期するように設
定してデータ転送に際して前記データ処理回路を該補正
システムクロックで動作させる。
するために、チップ上に形成されるデータ処理回路と、
外部の記憶装置との間のデータ転送時のタイミング補正
を行う回路において、前記チップ内に構築されてデータ
転送を行うための基準となるシステムクロックを任意の
タイミングに切り替えさせるための調整値を設定するタ
イミング設定レジスタと、前記チップ内に構築されて前
記外部の記憶装置に出力される前記システムクロックを
分岐して入力し、前記タイミング設定レジスタに設定さ
れた前記調整値に基づいて、タイミングが切り替えられ
た補正システムクロックを生成するタイミング切り替え
回路とを備えるデータフェッチタイミング切り替え回路
を提供し、前記調整値を調整して前記外部の記憶装置内
に入力されたシステムクロック（データ読み出しの基準
クロック）に補正システムクロックが同期するように設
定してデータ転送に際して前記データ処理回路を該補正
システムクロックで動作させる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【００１５】図１には、本発明による実施形態に係るデ
ータフェッチタイミング切り替え回路の構成例を示し説
明する。
ータフェッチタイミング切り替え回路の構成例を示し説
明する。
【００１６】この実施形態は、基準となるシステムクロ
ックにより動作タイミングが制御されるメモリコントロ
ール機能を有するデータ処理回路１５が形成されたチッ
プ１１上に構築され、シテムクロックが任意のタイミン
グでずれるように変更するための調整値が設定されるタ
イミング設定レジスタ１２と、この調整値に基づき、シ
ステムクロックのタイミングを切り替えた補正システム
クロック（タイミング設定用クロック）を生成するタイ
ミング切り替え回路１４とで構成される。
ックにより動作タイミングが制御されるメモリコントロ
ール機能を有するデータ処理回路１５が形成されたチッ
プ１１上に構築され、シテムクロックが任意のタイミン
グでずれるように変更するための調整値が設定されるタ
イミング設定レジスタ１２と、この調整値に基づき、シ
ステムクロックのタイミングを切り替えた補正システム
クロック（タイミング設定用クロック）を生成するタイ
ミング切り替え回路１４とで構成される。
【００１７】前記タイミング設定レジスタ１２は、テー
ブルを有し、ソフトウエア的に設定された調整値を１つ
若しくは複数記憶されている。
ブルを有し、ソフトウエア的に設定された調整値を１つ
若しくは複数記憶されている。
【００１８】前記タイミング切り替え回路１４は、外部
の記憶装置（ＳＤＲＡＭ）１３に出力されるシステムク
ロックの出力ラインに接続し、ＳＤＲＡＭ１３側にアク
セスしていない時やデータ転送開始する前に、タイミン
グ設定レジスタ１２からの調整値に基づき、シテムクロ
ックのタイミングを変更して、ＳＤＲＡＭからの帰還ク
ロック（チップ１１側からＳＤＲＡＭに出力され、その
ＳＤＲＡＭから戻ってきた基準クロック）と同期する補
正システムクロックを生成して、この補正システムクロ
ックで動作させて、データ転送期間中のデータ処理回路
の動作タイミングを補正する。
の記憶装置（ＳＤＲＡＭ）１３に出力されるシステムク
ロックの出力ラインに接続し、ＳＤＲＡＭ１３側にアク
セスしていない時やデータ転送開始する前に、タイミン
グ設定レジスタ１２からの調整値に基づき、シテムクロ
ックのタイミングを変更して、ＳＤＲＡＭからの帰還ク
ロック（チップ１１側からＳＤＲＡＭに出力され、その
ＳＤＲＡＭから戻ってきた基準クロック）と同期する補
正システムクロックを生成して、この補正システムクロ
ックで動作させて、データ転送期間中のデータ処理回路
の動作タイミングを補正する。
【００１９】つまり本実施形態は、チップとＳＤＲＡＭ
間でデータ転送を行った際に、タイミング設定レジスタ
１２にソフトウエアで設定された調整値により、システ
ムクロックのタイミングを切り替えて、ＳＲＡＭ１３か
らの帰還クロックのタイミングに同期させたフェッチタ
ンミング（タイミング設定クロック）によりデータ処理
回路を動作させてデータ転送を確実に実行することを可
能にする。
間でデータ転送を行った際に、タイミング設定レジスタ
１２にソフトウエアで設定された調整値により、システ
ムクロックのタイミングを切り替えて、ＳＲＡＭ１３か
らの帰還クロックのタイミングに同期させたフェッチタ
ンミング（タイミング設定クロック）によりデータ処理
回路を動作させてデータ転送を確実に実行することを可
能にする。
【００２０】この調整値の設定にあたっては、システム
を構築した際に、ＳＤＲＡＭから帰還クロック（例え
ば、リードデータの読み込みタイミング）とチップ内の
システムクロックとのずれの大きさを測定し、このずれ
が解消される方向に調整を行って得られた値を調整値と
している。
を構築した際に、ＳＤＲＡＭから帰還クロック（例え
ば、リードデータの読み込みタイミング）とチップ内の
システムクロックとのずれの大きさを測定し、このずれ
が解消される方向に調整を行って得られた値を調整値と
している。
【００２１】次に図２に示すタイミングチャートを参照
して、システムクロックのタイミングの調整について説
明する。
して、システムクロックのタイミングの調整について説
明する。
【００２２】（ａ）は、チップ１１側からＳＤＲＡＭ１
３内に入力された、データの読み出しを行うデータ転送
の基準となるシステムクロックである。本実施形態で
は、例えば、ＣＰＵのシステムクロックが６６ＭＨｚで
あった場合に、その１周期は１５ｎｓとなる。勿論、ク
ロックが高周波数になるほど処理能力が増す。
３内に入力された、データの読み出しを行うデータ転送
の基準となるシステムクロックである。本実施形態で
は、例えば、ＣＰＵのシステムクロックが６６ＭＨｚで
あった場合に、その１周期は１５ｎｓとなる。勿論、ク
ロックが高周波数になるほど処理能力が増す。
【００２３】（ｂ）は、本実施形態の一例として、チッ
プ１１側からＳＤＲＡＭ１３への書き込まれたデータを
示しており、ここではデータ転送を約１０ｎｓ遅れて送
出されるものとしている。
プ１１側からＳＤＲＡＭ１３への書き込まれたデータを
示しており、ここではデータ転送を約１０ｎｓ遅れて送
出されるものとしている。
【００２４】次に、前記ＢＯＯＴ時に、これまでの動作
状況に基づく若しくは、経験的に定められてテーブル等
に格納されている、調整値（例えば、タイミングを０〜
１５ｎｓ調整可能な値）をタイミング設定レジスタ１２
からタイミング切り替え部１４に送出する。
状況に基づく若しくは、経験的に定められてテーブル等
に格納されている、調整値（例えば、タイミングを０〜
１５ｎｓ調整可能な値）をタイミング設定レジスタ１２
からタイミング切り替え部１４に送出する。
【００２５】そして、（ｃ）に示すように、タイミング
切り替え部１４によりチップ１１内のシステムクロック
が調整値に基づきタイミングが補正され、データを読み
出すデータ転送に用いるタイミング設定クロックが生成
される。また、（ｄ）は、チップ内のシステムクロック
を示す。
切り替え部１４によりチップ１１内のシステムクロック
が調整値に基づきタイミングが補正され、データを読み
出すデータ転送に用いるタイミング設定クロックが生成
される。また、（ｄ）は、チップ内のシステムクロック
を示す。
【００２６】以上説明したように本実施形態におけるデ
ータフェッチタイミング切り替え回路は、回路をチップ
内に配置した後、ソフトプログラム的にリードデータの
フェッチタイミングがある幅で調整できるため、システ
ム設計者の回路設計に対する負荷が軽減される。
ータフェッチタイミング切り替え回路は、回路をチップ
内に配置した後、ソフトプログラム的にリードデータの
フェッチタイミングがある幅で調整できるため、システ
ム設計者の回路設計に対する負荷が軽減される。
【００２７】また、従来のように外部からの帰還クロッ
クを必要としない為、接続用コネクタのピン数を現状よ
りも減少させることができる。データフェッチ用のクロ
ックをチップ内部で生成しているため、システム上に形
成されたバッファ等の回路素子によるタイミング調整を
必要としない。
クを必要としない為、接続用コネクタのピン数を現状よ
りも減少させることができる。データフェッチ用のクロ
ックをチップ内部で生成しているため、システム上に形
成されたバッファ等の回路素子によるタイミング調整を
必要としない。
【００２８】さらに、タイミング設定レジスタ１２は、
複数のＳＤＲＡＭがチップ（データ処理回路）に接続さ
れた場合には、それぞれのＳＤＲＡＭ毎にタイミングを
切り替えるための調整値をテーブルに記憶しておき、デ
ータ転送を行うＳＤＲＡＭが指定された際に、そのＳＤ
ＲＡＭに設定された調整値をタイミング切り替え部１４
に出力し、好適するタイミングにそれぞれ切り替えたシ
ステムクロックを生成する。
複数のＳＤＲＡＭがチップ（データ処理回路）に接続さ
れた場合には、それぞれのＳＤＲＡＭ毎にタイミングを
切り替えるための調整値をテーブルに記憶しておき、デ
ータ転送を行うＳＤＲＡＭが指定された際に、そのＳＤ
ＲＡＭに設定された調整値をタイミング切り替え部１４
に出力し、好適するタイミングにそれぞれ切り替えたシ
ステムクロックを生成する。
【００２９】
【発明の効果】以上詳述したように本発明によれば、動
作基準となるシステムクロックと外部に接続される記憶
装置の帰還クロックとのずれを無くしたデータフェッチ
用の補正システムクロックをチップ内部で生成し、記憶
装置とのデータ転送の際に、同期したクロックによるデ
ータ転送を実現し、タイミング調整用の回路素子の実装
が不要なデータフェッチタイミング切り替え回路を提供
することができる。
作基準となるシステムクロックと外部に接続される記憶
装置の帰還クロックとのずれを無くしたデータフェッチ
用の補正システムクロックをチップ内部で生成し、記憶
装置とのデータ転送の際に、同期したクロックによるデ
ータ転送を実現し、タイミング調整用の回路素子の実装
が不要なデータフェッチタイミング切り替え回路を提供
することができる。
【図１】本発明による実施形態に係るデータフェッチタ
イミング切り替え回路の構成例を示す図である。
イミング切り替え回路の構成例を示す図である。
【図２】本実施形態において、システムクロックのタイ
ミングの調整について説明するためのタイミングチャー
トである。
ミングの調整について説明するためのタイミングチャー
トである。
【図３】従来のＳＤＲＡＭとチップ側とのクロックのず
れについて説明するための図である。
れについて説明するための図である。
【図４】従来の帰還クロックを利用したシステムクロッ
クのずれ補正を行う構成例を示す図である。
クのずれ補正を行う構成例を示す図である。
【図５】図４に示す帰還クロックを利用したシステムク
ロックのずれ補正について説明するためのタイミングチ
ャートである。
ロックのずれ補正について説明するためのタイミングチ
ャートである。
１１…チップ １２…タイミング設定レジスタ １３…ＳＤＲＡＭ（外部記憶装置） １４…タイミング切り替え回路 １５…データ処理回路
Claims (4)
- 【請求項１】 チップ上に形成されるデータ処理回路
と、外部の記憶装置との間のデータ転送時のタイミング
補正を行う回路において、 前記チップ内に構築され、データ転送を行うための基準
となるシステムクロックを任意のタイミングに切り替え
させるための調整値を設定するタイミング設定レジスタ
と、 前記チップ内に構築され、前記外部の記憶装置に出力さ
れる前記システムクロックを分岐して入力し、前記タイ
ミング設定レジスタに設定された前記調整値に基づい
て、タイミングが切り替えられた補正システムクロック
を生成するタイミング切り替え回路と、を具備し、 前記調整値を調整して、前記外部の記憶装置内に入力さ
れたシステムクロックに前記補正システムクロックが同
期するように設定し、データ転送に際して前記データ処
理回路を該補正システムクロックで動作させることを特
徴とするデータフェッチタイミング切り替え回路。 - 【請求項２】 前記外部の記憶装置がＳＤＲＡＭ（Sync
hronous DRAM）からなることを特徴とする請求項１に記
載のデータフェッチタイミング切り替え回路。 - 【請求項３】 前記データフェッチタイミング切り替え
回路において、 前記タイミング切り替え回路は、前記システムクロック
から前記補正システムクロックへの切り替えが、前記外
部の記憶装置とのデータ転送前若しくはデータ転送を行
っていない時のいずれかで行われることを特徴とする請
求項１に記載のデータフェッチタイミング切り替え回
路。 - 【請求項４】 前記データフェッチタイミング切り替え
回路において、 前記タイミング設定レジスタは、前記データ処理回路に
複数の外部の記憶装置が接続された場合には、外部の記
憶装置毎にデータ転送時のタイミング補正を行うための
調整値を有することを特徴とする請求項１に記載のデー
タフェッチタイミング切り替え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10364877A JP2000187612A (ja) | 1998-12-22 | 1998-12-22 | データフェッチタイミング切り替え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10364877A JP2000187612A (ja) | 1998-12-22 | 1998-12-22 | データフェッチタイミング切り替え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000187612A true JP2000187612A (ja) | 2000-07-04 |
Family
ID=18482895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10364877A Withdrawn JP2000187612A (ja) | 1998-12-22 | 1998-12-22 | データフェッチタイミング切り替え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000187612A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006189916A (ja) * | 2004-12-28 | 2006-07-20 | Matsushita Electric Ind Co Ltd | タイミング調整方法及び装置 |
| JP2007058990A (ja) * | 2005-08-24 | 2007-03-08 | Nec Electronics Corp | インタフェース回路及び半導体装置 |
| JP2007317016A (ja) * | 2006-05-26 | 2007-12-06 | Nec Electronics Corp | インタフェース回路及びメモリ制御装置 |
| JP2008186517A (ja) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | 半導体装置 |
| JP2010514080A (ja) * | 2006-12-14 | 2010-04-30 | ラムバス・インコーポレーテッド | マルチダイメモリ素子 |
| JP2012515408A (ja) * | 2009-01-12 | 2012-07-05 | ラムバス・インコーポレーテッド | クロック転送低電力シグナリングシステム |
-
1998
- 1998-12-22 JP JP10364877A patent/JP2000187612A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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