JP2000187522A - Ｄｄｒタイミングのためのデ―タクロック待ち時間補償回路及び方法 - Google Patents

Ｄｄｒタイミングのためのデ―タクロック待ち時間補償回路及び方法

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JP2000187522A
JP2000187522A JP11159865A JP15986599A JP2000187522A JP 2000187522 A JP2000187522 A JP 2000187522A JP 11159865 A JP11159865 A JP 11159865A JP 15986599 A JP15986599 A JP 15986599A JP 2000187522 A JP2000187522 A JP 2000187522A
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delay
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Jean-Marc Dortu
ドルトゥ ジャン−マルク
Albert M Chu
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Abstract

(57)【要約】 【課題】 ダブルデータレートアプリケーションにも適
した、データ待ち時間に対するクロックの補償手段を提
供すること。 【解決手段】 受信器を含んでおり、該受信器は、シス
テムクロック信号の受信と、第１クロック信号及び第２
クロック信号の送出が可能であり、遅延回路を含んでお
り、該遅延回路は、前記第１及び第２のクロック信号の
受信と、該第１及び第２クロック信号に対応するタイム
シフトクロック信号の送出が可能であり、位相比較器を
含んでおり、該位相比較器は、前記第１及び第２クロッ
ク信号と、該第１及び第２クロック信号に対応するタイ
ムシフト信号との間の移相検出に関連して前記遅延ライ
ン回路の制御が可能であるように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、少なくとも１つの
集積回路と関係したシステムのためのデータクロック待
ち時間補償回路及び方法に関する。
【０００２】
【従来の技術】集積回路例えばメモリ（ＤＲＡＭないし
はＳＲＡＭ）やその他のタイミングクリティカルデバイ
スに関連するデータ出力の遷移を、集積回路に対するシ
ステムクロックとの同期化手法で実行することは非常に
重要である。システムクロックとのデータ出力の同期不
足はしばしばデータ待ち時間に対するクロックによって
書き込まれる。
【０００３】従来技法による遅延ロックドループ（ＤＬ
Ｌ）の使用のもとでアドレッシングされる待ち時間の問
題は、図１に概略的に示している。このＤＬＬでは、位
相比較器２が遅延ライン４を次のように制御している。
すなわちクロック信号ＣＬＫｉｎとＣＬＫｏｕｔの間の
位相差がゼロになるように制御している。この場合遅延
ライン４によって引き起こされる遅延時間は、２つの信
号ＣＬＫｉｎとＣＬＫｏｕｔの間の遅延がｋ*Ｔである
場合に安定する。このＴはクロック信号ＣＬＫｉｎの周
期であり、ｋは自然数である。従来方式のデータ待ち時
間に対するクロック消去は、基本的にクロックの上昇縁
に基づいて処理されていた。従ってクロック下降縁に対
する待ち時間の問題はアドレッシングされないままであ
る。さらにそのような方式は、例えばダブルデータレー
トシンクロナスランダムアクセスメモリ（ＤＤＲ ＳＤ
ＲＡＭ）などに関連するダブルデータレートに対する適
用には全く適合しない。それ故ダブルデータレートアプ
リケーションに適したデータ待ち時間に対するクロック
の補償手段が必要とされる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、ダブ
ルデータレートアプリケーションにも適した、データ待
ち時間に対するクロックの補償手段を提供することであ
る。
【０００５】
【課題を解決するための手段】前記課題は本発明によ
り、受信器を含んでおり、該受信器は、システムクロッ
ク信号の受信と、第１クロック信号及び第２クロック信
号の送出が可能であり、遅延回路を含んでおり、該遅延
回路は、前記第１及び第２のクロック信号の受信と、該
第１及び第２クロック信号に対応するタイムシフトクロ
ック信号の送出が可能であり、位相比較器を含んでお
り、該位相比較器は、前記第１及び第２クロック信号
と、該第１及び第２クロック信号に対応するタイムシフ
ト信号との間の移相検出に関連して前記遅延ライン回路
の制御が可能であるように構成されて解決される。
【０００６】
【発明の実施の形態】次に本発明を図面に基づき以下に
詳細に説明する。以下では本発明を２つのクロックによ
るデータ待ち時間問題に対してダブルデータレートクロ
ックの例で説明する。つまり一方のクロックは、システ
ムクロックの上昇縁でトリガされ、他方のクロックはシ
ステムクロックの下降縁でトリガされる。これによって
生成される２つのクロックの位相は、２つの遅延ライン
の共通制御によって調整される。
【０００７】図２には、集積回路上で形成可能な本発明
に関する回路実施例が概略的に示されている。この図２
の回路では、集積回路からのデータ出力の同期が集積回
路入力側のシステムクロックの上昇縁と下降縁で割当て
られている。そのような回路は、理想的にはダブルデー
タレートアプリケーションとの関連で用いられる。受信
器６は、システムクロック信号ＣＬＫを受け取り、２つ
のクロック信号ＣＬＫ１とＣＬＫ２をそれぞれ生成す
る。これらのクロック信号はそれぞれ、遅延ライン４と
５の入力側に入力される。これらの遅延ライン４及び５
は、位相比較器２と共に遅延ロックドループ（ＤＬＬ）
を形成している。遅延ライン４は、可変インピーダンス
受動回路又は可変インピーダンス能動回路で構成されて
もよく、あるいはマイクロコンピュータ、マイクロコン
トローラ、デジタル信号プロセッサなどに基づくもので
もよい。有利な実施例では、受信器６は、２つの従来側
の単安定マルチバイブレータ回路か又はワンショット回
路を含んでおり、これらのうちの一方はシステムクロッ
クの上昇縁でオフにされ、他方はシステムクロックの下
降縁でオフにされる。単安定マルチバイブレータ回路又
はワンショット回路は、１つの安定状態を有するフリッ
プフロップとして実行されてもよい。以下の明細書で
は、受信器６に係わる伝播遅延を符号Ｒで表し、またド
ライバ８とＯＲゲート１０を備えたドライバ回路７に係
わる伝播遅延を符号Ｄで表す。遅延素子１２は、ＤＬＬ
ループ（これは素子２，４，１２を通るパスを含む）を
介して、位相遅延τ＝Ｒ＋Ｄのループ内への挿入によっ
て補償を行う。同期化が達成された場合の、入力信号に
関する出力信号の遅延は、ｋ*Ｔである。従ってドライ
バ回路７に入った信号の入力信号に対する遅延は、ｋ*
Ｔ−Ｄである。この場合のＤは前述したようにドライバ
回路７の伝播遅延である。位相比較器２による入力側位
相の比較の結果として、位相比較器２の入力側１４にお
ける情報が、位相比較器２の入力側１６における情報に
比べてｋ*Ｔの遅延を有している場合には、この位相比
較器２は、遅延ライン４及び５に対するデータに起因す
る出力側位相の補償を必要としない（Ｒ（入力側１６に
おける遅延）とτ＋ｋ*Ｔ−Ｄ＝Ｒ＋Ｄ＋ｋ*Ｔ−Ｄ＝Ｒ
＋ｋ*Ｔ（入力側１４））。この関係が生じない場合に
は、位相比較器２は遅延ライン４に対して、該位相比較
器２の出力側１８からの制御信号を介して前述したＲの
遅延状態が入力側１４と１６において達成されるまで、
遅延ライン４に関係する遅延を増減させる。遅延ライン
４及び５は、遅延ライン４,５の入力側におけるクロッ
ク信号のそれぞれタイムシフトされたものを出力する
（すなわち信号ＣＬＫ１′はタイムシフトされた信号Ｃ
ＬＫ１であり、信号ＣＬＫ２′はタイムシフトされた信
号ＣＬＫ２である）。これらのクロック信号ＣＬＫ
１′,ＣＬＫ２′はドライバ８の入力信号生成のために
論理結合される。ドライバ８は出力データ９からの入力
信号も受け取り、データ信号ＤＱを生成する。
【０００８】図２による仮の動作を表すタイミングチャ
ートは図３に示されている。この図３のケースでは、整
数ｋは先にも述べたように１に等しいものとする。出力
側１８からの同じ制御信号が、遅延ライン４,５の制御
に用いられるので（なぜなら各遅延ライン４,５はほぼ
同じ構成だからである）、クロック信号ＣＬＫ１とＣＬ
Ｋ２の間の遅延は一定のままである。さらに、クロック
ＣＬＫ１とＣＬＫ２を必要とする擬似クロックデューテ
ィーサイクル（ＣＬＫ１又はＣＬＫ２の周期によって分
周されるクロックＣＬＫ１の上昇縁からクロックＣＬＫ
２の上昇縁の間の期間として定められる）も前述の図２
による回路の説明で述べたように、システムクロックＣ
ＬＫのデューティーサイクルに等しい。このクロックデ
ューティーサイクルは、クロック周期によって分周され
るクロック信号のアップタイムによって定められる。図
３に示されているように、クロック信号ＣＬＫ１は、遅
延時間Ｒに続いてシステムクロックＣＬＫの上昇縁によ
ってトリガされる。クロック信号ＣＬＫ２は、システム
クロックＣＬＫの下降縁によってトリガされる。クロッ
ク信号ＣＬＫ１′は、ＣＬＫ１′の上昇縁と後続するシ
ステムクロックの上昇縁との間の遅延が正確に出力ドラ
イバの遅延Ｄとなるようにトリガされる。信号ＣＬＫ１
の波形から信号ＣＬＫ１′の波形への矢印によって示さ
れているように、信号ＣＬＫ１は、遅延ライン４に起因
する時間遅延に等しい遅延時間に続いて信号ＣＬＫ１′
をトリガする。同様にクロック信号ＣＬＫ２からクロッ
ク信号ＣＬＫ２′への矢印で示されているように、信号
ＣＬＫ２が遅延ライン５に起因する時間遅延に等しい遅
延時間に続いて信号ＣＬＫ２′をトリガする。データ信
号ＤＱは、それらに関連するアプリケーションの出力デ
ータ（例えばＤＲＡＭからのデータなど）を含む。図３
の矢印で示されているように、信号ＤＱのデータ遷移
は、クロック信号ＣＬＫ１，ＣＬＫ２の上昇縁によって
それぞれトリガされる。クロックＣＬＫ１′の上昇縁と
クロックＣＬＫ２′の上昇縁の間の間隔は、クロックＣ
ＬＫ１の上昇縁とクロックＣＬＫ２の上昇縁の間の間隔
と同じである。従ってクロックＣＬＫ１′とＣＬＫ２′
に関する擬似クロックデューティーサイクル（これは図
２による回路の説明でも述べたように、クロックＣＬＫ
１′又はＣＬＫ２′の周期によって分周されたクロック
ＣＬＫ１′の上昇縁からクロックＣＬＫ２′の上昇縁ま
での時間として定められる）は、システムクロックＣＬ
Ｋのクロックデューティーサイクルに等しい。故に本発
明は、所定の集積回路上のシステムクロックＣＬＫの上
昇縁と下降縁に対する出力データ転送の同期化に使用で
きる。例えば信号ＤＱ上での遷移がシステムクロックＣ
ＬＫの上昇縁と下降縁に同期化される。遷移時間は、デ
ータストローブ信号ＤＱＳによって明確にデモンストレ
ーションされる。これは信号ＣＬＫ１′とＣＬＫ２′に
よって引き起こされる信号ＤＱ上のタイミング遷移波形
を表す。データストローブ信号ＤＱＳの生成は、例えば
データがＤＤＲＳＤＲＡＭの集積された回路ピン上で正
当に受け取られたことに相応する。それ故にこのＤＱＳ
信号（そのような１つの信号は複数の出力信号、例えば
１６の出力信号に関連する）は、コントローラによって
データ有効窓のより正確な位置付けのために使用されて
もよいし、デュアルインラインメモリモジュールなどの
複数の集積回路から到来するデータの再同期化に用いら
れてもよい。
【０００９】本発明を幾つかの実施例に基づいて説明し
たが、これらの特定的表現は、本発明の範囲に対する制
限ではなく、本発明の有利な実施の形態の例にすぎない
と解釈されたい。当業者にとっては上記の示唆に基づい
て修正や変更を行うことができることは自明である。そ
れゆえ、請求項に記載された本発明の範囲及び精神にお
いてここに開示された本発明の特定の実施形態に変更を
加えることも予期される。
【図面の簡単な説明】
【図１】従来方式の遅延ロックドループ（ＤＬＬ）を概
略的に示した図である。
【図２】本発明の実施例を概略的に示した図である。
【図３】図２による回路の動作を表すタイミングチャー
トである。
【符号の説明】
２ 位相比較器 ４ 遅延ライン ５ 遅延ライン ６ 受信器 ７ ドライバ回路 ８ ドライバ １０ ＯＲゲート １２ 遅延素子
───────────────────────────────────────────────────── フロントページの続き (71)出願人 594145404 インターナショナル ビジネス マシーン ズ コーポレーション アメリカ合衆国ニューヨーク州 10504 ニューヨーク アーモンク オールド オ ーチャード ロード （番地なし) (72)発明者 ジャン−マルク ドルトゥ ドイツ連邦共和国 ミュンヘン バーデル シュトラーセ 12 (72)発明者 アルバート エム チュー アメリカ合衆国 ヴァーモント エセック ス ジャンクション ブルースターン ロ ード ６

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの集積回路と関係したシ
    ステムのためのデータクロック待ち時間補償回路におい
    て、 受信器を含んでおり、該受信器は、システムクロック信
    号の受信と、第１クロック信号及び第２クロック信号の
    送出が可能であり、 遅延回路を含んでおり、該遅延回路は、前記第１及び第
    ２のクロック信号の受信と、該第１及び第２クロック信
    号に対応するタイムシフトクロック信号の送出が可能で
    あり、 位相比較器を含んでおり、該位相比較器は、前記第１及
    び第２クロック信号と、該第１及び第２クロック信号に
    対応するタイムシフト信号との間の移相検出に関連して
    前記遅延ライン回路の制御が可能であることを特徴とす
    るデータクロック待ち時間補償回路。
  2. 【請求項２】 前記補償回路はさらに論理回路を含んで
    おり、該論理回路は、出力側と少なくとも１つの入力側
    を有し前記遅延回路からのタイムシフト信号の受信が可
    能である、請求項１記載のデータクロック待ち時間補償
    回路。
  3. 【請求項３】 前記補償回路はさらにドライバを含んで
    おり、該ドライバは、前記論理回路の出力側に接続され
    た第１の入力側と、データの受信が可能な第２の入力側
    とを有しており、前記ドライバは、前記システムクロッ
    クの上昇縁と下降縁に同期させた前記データの送出が可
    能である、請求項２記載のデータクロック待ち時間補償
    回路。
  4. 【請求項４】 前記受信器は少なくとも１つの単安定マ
    ルチバイブレータ回路を含んでいる、請求項１記載のデ
    ータクロック待ち時間補償回路。
  5. 【請求項５】 前記遅延回路は、可変受動インピーダン
    ス回路、可変能動インピーダンス回路、マイクロコント
    ローラ回路、マイクロコンピュータ回路、デジタル信号
    処理回路からなっているか又はこれらの回路の組合わせ
    からなる回路ユニットを含んでいる、請求項１記載のデ
    ータクロック待ち時間補償回路。
  6. 【請求項６】 請求項１によるクロック待ち時間補償回
    路を含んだ、シンクロナスランダムアクセスメモリ集積
    回路チップ。
  7. 【請求項７】 請求項６によるメモリ集積回路チップを
    複数含んでいるシンクロナスランダムアクセスメモリシ
    ステムであって、各補償回路が、データストローブ信号
    の生成可能な前記各集積回路チップ上に含まれており、
    前記メモリシステムは、前記複数の集積回路チップから
    到来する同期データと関連して用いられるコントローラ
    を含んでいる、シンクロナスランダムアクセスメモリシ
    ステム。
  8. 【請求項８】 システムのためのクロック待ち時間補償
    方法において、 第１のクロック信号と第２のクロック信号をシステムク
    ロックの上昇縁と下降縁に応じて生成し、 前記第１及び第２のクロック信号を、前記信号の伝播時
    間の整合的変更が可能な回路を介して処理して伝播し前
    記伝播時間の整合を、伝搬の前後での前記第１及び第２
    のクロック信号の少なくとも１つの位相の比較に応じて
    制御し、前記伝播時間の整合的変更が可能な前記回路に
    よって処理を行うことを特徴とする方法。
  9. 【請求項９】 前記伝播時間の整合的変更が可能な回路
    を介した伝播の後でブール論理を用いて前記第１及び第
    ２の信号をさらに処理し、該ブール論理で処理された第
    １及び第２の信号を用いてデータを前記システムクロッ
    ク信号の上昇縁と下降縁に同期させる、請求項８記載の
    方法。
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US09/093802 1998-06-09

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