DE10146080A1

DE10146080A1 - Treiberschaltung und elektronische Schaltung zum Ausgleichen einer Phasendifferenz

Info

Publication number: DE10146080A1
Application number: DE10146080A
Authority: DE
Inventors: Ulrich Menczigar
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-09-19
Filing date: 2001-09-19
Publication date: 2002-10-31

Abstract

Elektronische Schaltung zum Ausgleichen einer Phasendifferenz zwischen einem ersten Taktsignal und einem zweiten Taktsignal, mit einer ersten Treiberschaltung, um das erste Taktsignal zu treiben, mit einer zweiten Treiberschaltung, um das zweite Taktsignal zu treiben, mit einem Phasendetektor zum Messen der Phasendifferenz zwischen dem ersten Taktsignal und dem zweiten Taktsignal, mit einer Regelschaltung, die mit dem Phasendetektor verbunden ist und die ein erstes Steuersignal und ein zweites Steuersignal zur Verfügung stellt, die in Abhängigkeit zu der Phasendifferenz stehen, und wobei die erste Treiberschaltung und die zweite Treiberschaltung jeweils einen ersten Steuereingang und einen zweiten Steuereingang aufweisen, wobei an den ersten Steuereingang der ersten Treiberschaltung das erste Steuersignal und an den zweiten Steuereingang der ersten Treiberschaltung das zweite Steuersignal angelegt ist, um abhängig von dem ersten und dem zweiten Steuersignal eine erste Signalverzögerung des zu treibenden ersten Taktsignals zu bewirken, und wobei an den ersten Steuereingang der zweiten Treiberschaltung das zweite Steuersignal und an den zweiten Steuereingang der zweiten Treiberschaltung das erste Steuersignal angelegt ist, um abhängig von dem ersten und dem zweiten Steuersignal eine zweite Signalverzögerung des zu treibenden zweiten Taktsignals zu bewirken, wobei die erste und die zweite Signalverzögerung so gewählt sind, dass das erste Taktsignal und das zweite ...

Description

Die Erfindung betrifft eine elektronische Schaltung zum Aus gleichen einer Phasendifferenz zwischen einem ersten Taktsig nal und einem zweiten Taktsignal.

In einer elektronischen Schaltung, z. B. einer Speicherschal tung, wie einem DRAM, werden üblicherweise Taktsignale er zeugt und dann an unterschiedliche Stellen der Schaltung durch nominal gleiche Treiberschaltungen verteilt. Durch Fehlanpassung elektronischer Bauelemente können die Taktsig nale unterschiedlich stark getrieben werden, was zu Laufzeit unterschieden führt. Ebenso können Laufzeitunterschiede durch unterschiedliche Leitungslängen entstehen. Dies führt zu Pha sendifferenzen zwischen den Taktsignalen.

Um Laufzeitunterschiede gering zu halten, wurde bisher ver sucht, die Treiberschaltungen möglichst gleichartig aufzu bauen und die Leitungslängen der Signalleitungen zwischen den Treiberschaltungen gleich zu bemessen. So konnten die Lauf zeitunterschiede im Bereich von <100 ps gehalten werden, die bis dahin in der Regel keine Rolle spielten. Da jedoch die Betriebsfrequenzen von elektronischen Schaltungen zunehmen, werden auch geringe Laufzeitunterschiede im Bereich von unter 100 ps in Zukunft immer deutlicher zu Tage treten und evtl. zu Funktionsstörungen führen.

Es ist daher Aufgabe der vorliegenden Erfindung, eine elek tronische Schaltung zur Verfügung zu stellen, mit der insbe sondere besonders geringe Laufzeitunterschiede zwischen Takt signalen ausgeglichen werden können.

Diese Aufgabe wird durch die Treiberschaltung nach Anspruch 1 und die elektronische Schaltung nach Anspruch 4 gelöst. Wei tere vorteilhafte Ausgestaltung der Erfindung sind in den ab hängigen Ansprüchen angegeben.

Erfindungsgemäß ist eine Treiberschaltung zum Anpassen der Phase eines Taktsignals vorgesehen. Die Treiberschaltung weist ein Verzögerungselement mit einem Signaleingang, mit einem Signalausgang, mit einem ersten Steuereingang und einem zweiten Steuereingang auf. Das Verzögerungselement umfasst in Reihe geschaltete, erste, zweite, dritte und vierte Transis toren. Der erste Steuereingang ist mit einem Steuereingang des ersten Transistors und der zweite Steuereingang mit einem Steuereingang des vierten Transistors verbunden. Der Signal eingang ist mit den Steuereingängen des zuleiten und des drit ten Transistors verbunden, wobei an den Signaleingang das Taktsignal anlegbar ist. An dem ersten Steuereingang ist ein erstes Steuersignal und an dem zweiten Steuereingang ein zweites Steuersignal angelegt, um die Phase des Taktsignals zu steuern. An einem Anschluss des ersten Transistors ist ein erstes Versorgungsspannungspotential und einem Anschluss des zweiten Transistors ein zweites Versorgungsspannungspotential angelegt. Der Signalausgang ist mit den zusammengeschalteten weiteren Anschlüssen des zweiten und des dritten Transistors verbunden. Das angepasste Taktsignal wird an dem Signalaus gang zur Verfügung gestellt.

Auf diese Weise lässt sich eine besonders einfache Treiber schaltung realisieren, mit der gesteuert durch die ersten und zweiten Steuersignale die Verzögerung der Treiberschaltung einstellbar ist. Der erste und der vierte Transistor steuern dabei das über dem zweiten und dem dritten Transistor anlie gende Spannungspotential, wobei die Treiberleistung der Trei berschaltung um so schwächer ist, je geringer das Spannungs potential ist. Eine schwächere Treiberleistung hat zur Folge, dass die Leitungskapazität der an dem Ausgang der Treiber schaltung anliegenden Leitung langsamer umgeladen wird, so dass eine Signaländerung langsamer, also verzögert, ausgege ben wird. Diese Ausgestaltung der Treiberschaltung hat den Vorteil, dass sie bei einer integrierten Aufbauweise wenig Platz verbraucht, so dass diese Treiberschaltung mit den er findungsgemäßen Merkmalen die üblicherweise verwendete Trei berschaltung ersetzen kann.

Da bei dieser Ausführungsform der Treiberschaltung das jewei lige Taktsignal invertiert ausgegeben wird, kann vorgesehen sein, ein zweites Verzögerungselement vorzusehen, das bau gleich zu dem ersten Verzögerungselement ist. Das zweite Ver zögerungselement ist in Reihe mit dem ersten Verzögerungsele ment geschaltet, so dass der Signaleingang des zweiten Verzö gerungselements mit dem Signalausgang des ersten Verzöge rungselementes verbunden ist, so dass am Signalausgang des zweiten Verzögerungselementes das angepasste Taktsignal an liegt.

Auf diese Weise kann eine nicht invertierende Treiberschal tung vorgesehen werden. Darüber hinaus hat das Vorsehen von zwei Treiberstufen den Vorteil, dass jede der Treiberstufen nur die Hälfte der einzustellenden Signalverzögerung bewirken muss, wodurch ein Übersteuern, d. h. ein Ausfall, der Treiberstufen z. B. bei ei nem vollständigen Sperren der ersten bzw. der vierten Tran sistoren vermieden werden kann.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist eine elektronische Schaltung zum Ausgleichen einer Phasendif ferenz zwischen einem ersten Taktsignal und einem zweiten Taktsignal vorgesehen. Die elektronische Schaltung weist eine Treiberschaltung auf, um das erste Taktsignal zu treiben, wo bei die Treiberschaltung einen ersten Steuereingang für ein erstes Steuersignal und einen zweiten Steuereingang für ein zweites Steuersignal aufweist, um eine Signalverzögerung des ersten Taktsignals einzustellen. Die elektronische Schaltung weist weiterhin einen Phasendetektor zum Bestimmen der Pha senbeziehung zwischen dem ersten Taktsignal an einem Ausgang der Treiberschaltung und dem zweiten Taktsignal auf. Es ist weiterhin eine Regelschaltung vorgesehen, die mit dem Phasen detektor verbunden ist und die das erste Steuersignal und das zweite Steuersignal zur Verfügung stellt, um abhängig von der Phasenbeziehung die Signalverzögerung einzustellen, so dass das erste und das zweite Taktsignal in Phase sind.

Die erfindungsgemäße Schaltung hat den Vorteil, dass die Pha sendifferenz zwischen einem ersten Taktsignal und einem zwei ten Taktsignal auf einfache Weise minimiert werden kann. Dazu wird die Treiberschaltung zum Treiben der Taktsignale in der elektronischen Schaltung gemäß der Erfindung modifiziert, so dass sie über das erste und das zweite Steuersignal ansteuer bar sind, um das zu treibende Taktsignal in Abhängigkeit von den Steuersignalen zu verzögern. Die Signalverzögerung in der Treiberschaltung ist so ausgelegt, dass das am Ausgang der Treiberschaltung anliegende erste Taktsignal und das zweite Taktsignal in Phase sind.

Ferner ist die erfindungsgemäße Schaltung besonders einfach in bestehende Layouts zu integrieren, da anstelle der bisher verwendeten ungeregelten Treiberschaltungen nun lediglich die Treiberschaltungen gemäß den erfindungsgemäßen Merkmalen ein gesetzt werden können.

Es kann weiterhin vorgesehen sein, dass eine zweite Treiber schaltung mit einem ersten Steuereingang und einem zweiten Steuereingang vorgesehen ist, um das zweite Taktsignal zu treiben. Das zweite Taktsignal ist über einen Ausgang der zweiten Treiberschaltung mit dem Phasendetektor verbunden. An den ersten Steuereingang der zweiten Treiberschaltung ist das zweite Steuersignal und an den zweiten Steuereingang der zweiten Treiberschaltung des erste Steuersignal angelegt, um abhängig von dem ersten und dem zweiten Steuersignal eine zweite Signalverzögerung des zu treibenden zweiten Taktsig nals zu bewirken. Die erste und die zweite Signalverzögerung sind so gesteuert, dass das erste Taktsignal und das zweite Taktsignal in Phase sind. Die erste Treiberschaltung und die zweite Treiberschaltung werden dabei so angesteuert, dass bei Erhöhung des Spannungspegels des ersten Steuersignals und bei Erniedrigung des Spannungspegels des zweiten Steuersignals die Verzögerungszeit der ersten Treiberschaltung zunimmt und die Verzögerungszeit der zweiten Treiberschaltung abnimmt bzw. umgekehrt.

Es kann weiterhin vorgesehen sein, dass die Regelschaltung eine Differenzschaltung aufweist, um die zweite Steuerspan nung aus der ersten Steuerspannung zu generieren. Dabei ist die Differenzschaltung so ausgebildet, den. Spannungspegel des zweiten Steuersignals als Differenz zwischen einem vorbe stimmten Spannungspegel und dem Spannungspegel des ersten Steuersignals zu erhalten. Auf diese Weises bewegen sich das erste Steuersignal und das zweite Steuersignal um eine vorbe stimmte Mittenspannung, die im Wesentlichen dem halben Betrag des vorbestimmten Spannungspegels entspricht.

Es kann weiterhin vorgesehen sein, dass die Regelschaltung eine Ladungspumpenschaltung aufweist. An dem Ausgang der La dungspumpenschaltung liegt das erste oder das zweite Steuer signal an. Die Ladungspumpenschaltung hat den Vorteil, dass das erste bzw. das zweite Steuersignal nicht an die durch die Versorgungsspannung vorgegebene Grenze begrenzt ist, sondern im Bedarfsfall auch Spannungen größer oder kleiner als zur Verfügung gestellten Versorgungsspannungen erzeugt werden können.

Die Erfindung wird im Folgenden anhand der beigefügten Zeich nungen näher erläutert. Es zeigen:

Fig. 1 die erfindungsgemäße elektronische Schaltung gemäß einer Ausführungsform der Erfindung;

Fig. 2 ein Schaltbild der Ladungspumpenschaltung, die in Fig. 1 verwendet wird;

Fig. 3A und 3B Schaltbilder der Treiberschaltungen aus Fig. 1.

Fig. 1 zeigt ein Blockschaltbild einer Schaltung gemäß einer bevorzugten Ausführungsform der Erfindung. Die dargestellte elektronische Schaltung weist eine erste Treiberschaltung 1 und eine zweite Treiberschaltung 2 auf. An der ersten Trei berschaltung 1 liegt ein erstes Taktsignal CLK1 und an der zweiten Treiberschaltung 2 liegt ein zweites Taktsignal CLK2 an. An dem Ausgang der ersten Treiberschaltung 1 liegt ein erstes verzögertes Taktsignal CLK1' und an dem Ausgang der zweiten Treiberschaltung 2 liegt ein zweites verzögertes Taktsignal CLK2' an, die vorzugsweise so einzustellen sind, dass das erste und zweite Taktsignal CLK1', CLK2' in Phase sind.

Zum Steuern der ersten Signalverzögerung der ersten Treiber schaltung 1 und der zweiten Signalverzögerung der zweiten Treiberschaltung 2 sind beide Treiberschaltungen 1, 2 jeweils mit einem ersten Steuersignal STA und einem zweiten Steuer signal STB verbunden.

Das erste verzögerte Taktsignal CLK1' und das zweite verzö gerte Taktsignal CLK2' werden zwei Eingängen einer Phasendif ferenzschaltung 3 zugeführt. Die Phasendifferenzschaltung 3 weist einen ersten Ausgang 31 und einen zweiten Ausgang 32 auf. Der erste Ausgang 31 und der zweite Ausgang 32 sind mit einer Ladungspumpenschaltung 4 verbunden.

Die Phasendifferenzschaltung 3 gibt eine logische "1" auf den ersten Ausgang 31 aus, wenn zwischen dem verzögerten ersten Taktsignal CLK1' und dem verzögerten zweiten Taktsignal CLK2' eine positive Phasendifferenz besteht. An dem zweiten Ausgang 32 liegt dann eine logische "0" an. Besteht eine negative Phasendifferenz, so liegt an dem ersten Ausgang 31 eine logi sche "0" und an dem zweiten Ausgang 32 eine logische "1" an.

Die Ladungspumpenschaltung 4 weist einen Ausgang 41 auf, an dem ein erstes Steuersignal STA ausgegeben wird. Das erste Steuersignal STA entspricht einer kontinuierlich anwachsenden Spannung, wenn an dem ersten Ausgang 31 eine logische "1" und an dem zweiten Ausgang 32 eine logische "0" anliegt. An dem Ausgang 41 der Ladungspumpenschaltung 4 wird eine kontinuier lich sinkende Spannung ausgegeben, wenn der erste Ausgang 31 der Phasendifferenzschaltung 3 eine logische "0" und der zweite Ausgang 32 eine logische "1" aufweist.

Die Ladungspumpenschaltung 4 weist einen weiteren Eingang 42 auf, an den eine BIAS-Spannung VBIAS angelegt ist, um einen Arbeitspunkt der Ladungspumpenschaltung 4 festzulegen. Die BIAS-Spannung VBIAS kann extern zur Verfügung gestellt werden oder durch eine voreingestellte oder einstellbare integrierte Spannungsquelle erzeugt werden.

Zur Generierung des zweiten Steuersignals STB wird der Aus gang 41 der Ladungspumpenschaltung 4 mit einem Eingang 51 ei ner Differenzschaltung 5 verbunden. An einem zweiten Eingang 52 der Differenzschaltung 5 liegt eine vorbestimmte Spannung V0 an. Die Differenzschaltung 5 gibt an dem Ausgang 53 als zweites Steuersignal STB eine Spannung aus, die der Differenz der vorbestimmten Spannung V₀ und dem Spannungspegel des ers ten Steuersignals am Eingang 51 entspricht. Eine Änderung der Spannung des Steuersignals STA bewirkt somit eine Änderung der Spannung des Steuersignals STB. Die Spannungen der Steu ersignale STA, STB bewegen sich also bei Einer Änderung von STA gleichermaßen auf die Hälfte der vorbestimmten Spannung V₀ zu oder von dieser weg. Die Steuersignale STA, STB können auch beide

V₀/2

annehmen.

Das erste Steuersignal STA und das zweite Steuersignal STB sind an die jeweiligen Treiberschaltungen 1, 2 so angelegt, dass sich die Signalverzögerungszeiten der ersten Treiber schaltung 1 und der zweiten Treiberschaltung 2 bei einer Ver änderung der Spannungen der ersten und zweiten Steuersignale STA, STB entgegengesetzt verändern, d. h. wird die Spannung des Steuersignals STA größer. So verringert sich die Spannung des zweiten Steuersignals STB und umgekehrt. Bei einer posi tiven Phasendifferenz zwischen dem ersten verzögerten Takt signal CLK1' und dem zweiten verzögerten Taktsignal CLK2' er höht sich der Spannungspegel des ersten Steuersignals STA am Ausgang 41 der Ladungspumpenschaltung 4. Gleichzeitig verrin gert sich der Spannungspegel des zweiten Steuersignals STB am Ausgang 53 der Differenzschaltung 5.

In Fig. 2 ist beispielhaft eine Ausführungsform der Ladungs pumpenschaltung 4 dargestellt. Die Ladungspumpenschaltung 4 weist einen Ladungskondensator 6 auf, der bei einer logischen "1" eines CHARGE-Signals an dem ersten Ausgang 31 aufgeladen und bei einer logischen "1" eines Discharge-Signals DISCHARGE an den zweiten Ausgang 32 entladen wird. Dazu ist weiterhin eine Stromspiegelschaltung 7 vorgesehen, die einen durch eine weitere BIAS-Spannung VBIAS' steuerbaren Strom an den Konden sator 6 anlegt. Die Stromspiegelschaltung 7 weist einen ers ten Stromspiegeltransistor 8' und einen zweiten Stromspiegel transistor 8' auf. Jeweils ein erster Anschluss des ersten und des zweiten Stromspiegeltransistors 8', 8" ist mit einem ersten Versorgungsspannungspotenzial VDD verbunden. Ein zwei ter Anschluss des zweiten Stromspiegeltransistors 8" ist mit den Steueranschlüssen des ersten und des zweiten Stromspie geltransistors 8', 8 " verbunden. Der zweite Anschluss des zweiten Stromspiegeltransistors 8" ist weiterhin mit einem ersten Anschluss eines ersten Steuertransistors 10' verbun den. Der Steuereingang des ersten Steuertransistors 10' ist mit einem Charge-Signal CHARGE an dem ersten Ausgang 31 der Phasendifferenzschaltung 3 verbunden. Ein zweiter Ausgang des ersten Steuertransistors 10' ist mit einem ersten Anschluss eines ersten Einstellungstransistors 11' verbunden. Ein Steu ereingang des ersten Steuertransistors 11' ist mit der weite ren BIAS-Spannung VBIAS' verbunden, um den Strom durch den zweiten Stromspiegeltransistor 8", den ersten Steuertransis tor 10' und den ersten Einstellungstransistor 11' einzustel len.

Ein zweiter Anschluss des ersten Stromspiegeltransistors 8' ist mit einem ersten Anschluss eines zweiten Steuertransis tors 10" verbunden. Der Steuereingang des zweiten Steuer transistors 10" ist mit einem Discharge-Signal DISCHARGE an dem zweiten Ausgang 32 der Phasendifferenzschaltung 3 verbun den. Ein zweiter Anschluss des zweiten Steuertransistors 10" ist mit einem ersten Anschluss eines zweiten Einstellungs transistors 11" verbunden.

Ebenso wie an den ersten Einstellungstransistor 11' ist auch an den zweiten Einstellungstransistor 11" die weitere BIAS- Spannung VBIAS' angelegt. Ein zweiter Anschluss des ersten Einstellungstransistors 11 und ein zweiter Anschluss des zweiten Einstellungstransistors 11" sind mit einem zweiten Versorgungsspannungspotenzial GND vorzugsweise einem Massepo tenzial verbunden. Der zweite Anschluss des ersten Stromspie geltransistors 8' ist über ein Transmission-Gate 9 mit einem ersten Anschluss des Kondensators 6 verbunden. Ein zweiter Anschluss des Kondensators 6 ist mit einem vorbestimmten Spannungspotenzial, vorzugsweise mit dem zweiten Versorgungs spannungspotenzial GND bzw. mit einem Massepotenzial verbun den.

Ist das Charge-Signal CHARGE an dem ersten. Ausgang 31 der Phasendifferenzschaltung 3 angelegt, wird ein erster Strom pfad geschaltet, wobei der dort fließende Ladestrom über den ersten Stromspiegeltransistor 8' und das Transmissionsgate 9 auf den Kondensator 6 gelegt ist. Dadurch wird der Kondensa tor 6 aufgeladen.

An dem Transmissiongate 9 sind ein Rücksetzsignal RESET und ein invertiertes Rücksetzsignal bRESET angelegt. Das Trans missiongate 9 ist auf Durchlass geschaltet, wenn sich die Schaltung nicht in einem durch das Rücksetzsignal RESET ange zeigten Rücksetzmodus befindet.

Liegt das Charge-Signal CHARGE auf einer logischen "0" und das Discharge-Signal DISCHARGE an dem zweiten Ausgang 32 der Phasendifferenzschaltung 3 auf einer logischen "1", so ist die Stromspiegelschaltung 7 abgeschaltet. Stattdessen kann die in dem Kondensator 6 gespeicherte Ladung über das Trans missiongate 9 und den durch das Discharge-Signal DISCHARGE auf Durchlass geschalteten zweiten Steuertransistor 10" und den zweiten Einstellungstransistor 11" entladen werden. Der zweite Einstellungstransistor 11" ist durch die weitere BIAS-Spannung VBIAS' angesteuert, so dass der Kondensator 6 mit einem definierten Strom entladen wird, der im Wesentli chen dem Ladestrom entspricht.

In dem Rücksetzmodus ist das Transmissiongate 9 ausgeschaltet und ein weiteres Transmissiongate 12 eingeschaltet. Mit einem Spannungsteiler, der aus einem ersten Widerstand 13 und aus einem zweiten Widerstand 14 gebildet ist, wird eine Spannung erzeugt, mit der der Kondensator 6 vorgeladen wird. Der Span nungsteiler wird über das Rücksetzsignal RESET, das einen Transistor 15 ansteuert, eingeschaltet, um beim normalen Be trieb den Stromfluss durch den Spannungsteiler abzuschalten.

Der Ausgang der Schaltung, an dem das erste Steuersignal STA anliegt, entspricht dem ersten Anschluss des Kondensators 6, der mit dem jeweiligen Lade- bzw. Entladestrom beaufschlagt wird. Liegt ein Charge-Signal CHARGE an, so steigt die Span nung an dem Ausgang, liegt das Discharge-Signal DISCHARGE an, so sinkt die Spannung an dem Kondensator 6.

In Fig. 3A ist eine Ausführungsform für die erste bzw. die zweite Treiberschaltung 1, 2 gezeigt. Die erste Treiberschal tung 1 weist eine erste Treiberstufe mit in Reihe geschalte ten ersten, zweiten, dritten, vierten Treibertransistoren 61, 62, 63, 64 auf. Ein erster Anschluss des ersten Treibertran sistors 61 ist mit dem ersten Versorgungsspannungspotenzial VDD verbunden. Ein zweiter Anschluss des ersten Treibertran sistors 61 ist mit einem ersten Anschluss des zweiten Trei bertransistors 62 verbunden. Ein zweiter Anschluss des zwei ten Transistors 62 ist mit einem ersten Anschluss des dritten Treibertransistors 63 und ein zweiter Anschluss des dritten Treibertransistors 63 ist mit einem ersten Anschluss des vierten Treibertransistors 64 und ein zweiter Anschluss des vierten Treibertransistors 64 ist mit dem zweiten Versor gungsspannungspotenzial GND, vorzugsweise einem Massepoten zial verbunden. Der erste und der zweite Treibertransistor 61, 62 sind vorzugsweise von einem p-Leitfähigkeitstyp, der dritte und der vierte Treibertransistor 63, 64 sind von einem n-Leitfähigkeitstyp.

An einem Steuereingang des ersten Treibertransistors 61 liegt das erste Steuersignal STA an. An einem Steuereingang des vierten Treibertransistors 64 liegt das zweite Steuersignal STB an. An den Steuereingängen des zweiten 62 und des dritten Treibertransistors 63 ist das jeweilige zu treibende Taktsig nal, hier das erste Taktsignal CLK1 angelegt. Selbstverständ lich kann die gleiche Schaltung auch mit dem zweiten Taktsig nal CLK2 verwendet werden.

Identisch zu dieser Schaltung ist eine zweite Treiberstufe mit fünften, sechsten, siebten und achten Treibertransistoren 71 bis 74 aufgebaut. Die Steuereingänge des sechsten Treiber transistors 72 der zweiten Treiberstufe und des siebten Tran sistors 73 der zweiten Treiberstufe sind mit dem Ausgang der ersten Treiberstufe, der sich an dem zweiten Anschluss des zweiten Treibertransistors 62 befindet, verbunden. An dem zweiten Ausgang des sechsten Treibertransistors 72 der zwei ten Treiberstufe kann dann das nicht invertierte verzögerte erste Taktsignal CLK1', bei Verwendung des zweiten Taktsig nals CLK2 das verzögerte zweite Taktsignal CLK2', abgegriffen werden.

Die jeweils ersten, vierten, fünften und achten Transistoren 61, 71, 64, 74 der Treiberstufen bewirken für die zweiten, dritten, sechsten und siebten Transistoren 62, 72, 63, 73 der Treiberstufen abhängig von den anliegenden ersten und zweiten Steuersignalen einen Abfall bzw. einen Anstieg der effektiven Versorgungsspannung. Folglich fällt über den ersten Treiber transistor 61 abhängig von der ersten Steuerspannung STA eine Spannung ab, so dass an dem ersten Anschluss des zweiten Treibertransistors 62 nur noch eine um diesen Spannungswert reduzierte effektive Versorgungsspannung anliegt. Da eben falls abhängig von dem zweiten Steuersignal STB ein Span nungsabfall über den vierten Treibertransistor 64 erfolgt, liegt an dem zweiten Anschluss des dritten Treibertransistors 63 ein um diesen Spannungswert gegenüber dem Massepotenzial GND erhöhte Spannung an. Je geringer die Spannungsdifferenz zwischen dem ersten Anschluss des zweiten Treibertransistors 62 und dem zweiten Anschluss des dritten Treibertransistors 63, desto geringer ist die Treiberleistung der so gebildeten Treiberschaltung. Da die Leitungs- bzw. Gate-Kapazität, die an dem Ausgang der ersten Treiberstufe anliegt, im Wesentli chen unverändert bleibt, kann somit durch die Treiberstärke die Umladezeit der Leitungskapazität beeinflusst werden, so dass man eine Signalverzögerung durch die erste Steuerspan nung STA und die zweite Steuerspannung STE, einstellen kann.

Die Funktionsweise der zweiten Treiberstufe, gebildet durch die fünften, sechsten, siebten und achten Treibertransistoren 71 bis 74 entspricht der durch die ersten bis vierten Trei bertransistoren 61, 62, 63, 64 gebildeten ersten Treiber stufe.

Fig. 3B zeigt das Schaltbild der zweiten Treiberschaltung 2. Die zweite Treiberschaltung ist im Wesentlichen identisch zur ersten Treiberschaltung 1 aufgebaut. Lediglich die Beschal tung der Steuereingänge ist bezüglich des ersten Steuersig nals STA und des zweiten Steuersignals STB umgekehrt. D. h. an den Steuereingängen, an denen zuvor das erste Steuersignal STA angelegen hat, liegt nun das zweite Steuersignal STB an und umgekehrt. Auf diese Weise arbeiten die beiden Treiber schaltungen 1, 2 invers zueinander. Wenn eine der Treiber schaltungen die Treiberleistung reduziert, und somit eine hö here Signalverzögerung aufgrund von Leitungskapazitäten oder Ähnlichem bewirkt, wird die Treiberleistung der jeweils ande ren Treiberschaltung erhöht, um somit die Verzögerung der Signale auf der jeweiligen Signalleitung zu verringern.

Auf diese Weise kann erreicht werden, dass die erste Signal verzögerung für das erste Taktsignal CLK1 und die zweite Sig nalverzögerung für das zweite Taktsignal CLK2 jeweils so zu einander angepasst werden, dass die Phasenverschiebung zwi schen den beiden Taktsignalen CLK1', CLK2' 0° beträgt. Die Genauigkeit der Regelung ist im wesentlichen durch die Genau igkeit der Phasendifferenzschaltung 3 vorgegeben.

Die in der vorangehenden Beschreibung, den Ansprüchen und den Zeichnungen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirkli chung der Erfindung in ihren verschiedenen Ausgestaltungen wesentlich sein.

Bezugszeichenliste

1

erste Treiberschaltung

2

zweite Treiberschaltung

3

Phasendifferenzschaltung

4

Ladungspumpenschaltung

5

Differenzschaltung

6

Kondensator

7

Stromspiegelschaltung

8

',

8

" erster, zweiter Stromspiegeltransistor

9

Transmissiongate

10

',

10

" erster, zweiter Steuertransistor

11

',

11

" erster, zweiter Einstellungstransistor

12

weiteres Transmissiongate

13

,

14

erster, zweiter Widerstand

15

Transistor

31

erster Ausgang der Phasendifferenzschaltung

32

zweiter Ausgang der Phasendifferenzschaltung

41

Ausgang der Ladungspumpenschaltung

42

BIAS-Spannungseingang

51

Eingang der Differenzschaltung

5

52

Eingang für die vorbestimmte Spannung

53

Ausgang der Differenzspannungsschaltung

61-64

erster, zweiter, dritter, vierter Treibertran sistor

71

,

72

,

73

,

74

erster, zweiter, dritter, vierter Treibertran sistor der zweiten Treiberstufe
CLK1, CLK2 erstes, zweites Taktsignal
CLK1', CLK2' verzögertes erstes, verzögertes zweites Taktsig nal
STA erstes Steuersignal
STB zweites Steuersignal
V0 vorbestimmte Spannung
VBIAS BIAS-Spannung
VBIAS' weitere BIAS-Spannung
VDD erstes Versorgungsspannungspotenzial
GND zweites Versorgungsspannungspotenzial
RESET Rücksetzsignal
bRESET invertiertes Rücksetzsignal

Claims

1. Treiberschaltung (1, 2) zum Anpassen der Phase eines Taktsignals (CLK1, CLK2),
wobei die Treiberschaltung (1, 2) ein Verzögerungselement mit einem Signaleingang, mit einem Signalausgang, mit einem ers ten Steuereingang und einem zweiten Steuereingang aufweist, wobei das Verzögerungselement in Reihe geschaltete erste, zweite, dritte und vierte Transistoren (61, 62, 63, 64) auf weist,
wobei der erste Steuereingang mit einem Steuereingang des ersten Transistors (61) und der zweite Steuereingang mit ei nem Steuereingang des vierten Transistors verbunden ist, wobei der Signaleingang mit den Steuereingängen des zweiten und des dritten Transistors (62, 63) verbunden ist, wobei an den Signaleingang das Taktsignal (CLK1, CLK2) angelegbar ist, wobei an dem ersten Steuereingang ein erstes Steuersignal (STA, STB) und an dem zweiten Steuereingang ein zweites Steu ersignal (STB, STA) angelegt ist, um die Phase des Taktsig nals (CLK1', CLK2') zu steuern,
wobei an einem Anschluss des ersten Transistors (61) ein ers tes Versorgungsspannungspotenzial (VDD) und an einem An schluss des zweiten Transistors (62) ein zweites Versorgungs spannungspotenzial (GND) angelegt ist,
wobei der Signalausgang mit den zusammengeschalteten weiteren Anschlüssen des zweiten und des dritten Transistors (62, 63) verbunden ist,
wobei das angepasste Taktsignal (CLK1', CLK2') an dem Signal ausgang zur Verfügung steht.

2. Treiberschaltung nach Anspruch 1, wobei ein zweites Verzögerungselement vorgesehen ist, das baugleich zu dem ers ten Verzögerungselement ist, wobei das zweite Verzögerungselement in Reihe mit dem ersten Verzögerungselement geschaltet ist, so dass der Signaleingang des zweiten Verzögerungselementes mit dem Signalausgang des ersten Verzögerungselementes verbunden ist, so dass am Sig nalausgang des zweiten Verzögerungselementes das angepasste Taktsignal (CLK1', CLK2') anliegt.

3. Treiberschaltung nach einem der Ansprüche 1 oder 2, wo bei der erste und der zweite Transistor (61, 62) von einem ersten Leitfähigkeitstyp und der dritte und der vierte Tran sistor (63, 64) von einem zweiten Leitfähigkeitstyp sind.

4. Elektronische Schaltung zum Ausgleich. = n einer Phasendifferenz zwischen einem ersten Taktsignal (CLK1) und einem zweiten Taktsignal (CLK2)
mit einer Treiberschaltung (1), um das erste Taktsignal (CLK1) zu treiben, wobei die Treiberschaltung (1, 2) einen ersten Steuereingang für ein erstes Steuersignal (STA) und einen zweiten Steuereingang für ein zweites Steuersignal (STB) aufweist, um eine Signalverzögerung des ersten Taktsig nals (CLK1) einzustellen,
mit einem Phasendetektor (3) zum Bestimmen der Phasenbezie hung zwischen dem ersten Taktsignal (CLK1) an einem Ausgang der Treiberschaltung (1, 2) und dem zweiten Taktsignal (CLK2),
und mit einer Regelschaltung (4, 5), die mit dem Phasendetek tor (3) verbunden ist und die das erste Steuersignal (STA) und das zweite Steuersignal (STB) zur Verfügung stellt, um abhängig von der Phasenbeziehung die Signalverzögerung einzu stellen, so dass das erste und das zweite Taktsignal in Phase sind.

5. Elektronische Schaltung nach Anspruch 4, wobei eine zweite Treiberschaltung (2) mit einem ersten Steuereingang und einem zweiten Steuereingang vorgesehen ist, um das zweite Taktsignal (CLK2) zu treiben,
wobei das zweite Taktsignal (CLK2) über ei~zem Ausgang der zweiten Treiberschaltung (1, 2) mit dem Phasendetektor (3) verbunden ist,
wobei an den ersten Steuereingang der zweiten Treiberschal tung (2) das zweite Steuersignal (STB) und an den zweiten Steuereingang der zweiten Treiberschaltung (2) das erste Steuersignal (STA) angelegt ist, um abhängig von dem ersten und dem zweiten Steuersignal (STA, STB) eine zweite Signal verzögerung des zu treibenden zweiten Taktsignals (CLK2) zu bewirken,
wobei die erste und die zweite Signalverzögerung so gesteuert sind, dass das erste Taktsignal (CLK1) und das zweite Takt signal (CLK2) in Phase sind.

6. Elektrische Schaltung nach Anspruch 4 oder 5, wobei die Regelschaltung (4, 5) eine Differenzschaltung (5) aufweist, um den Spannungspegel des zweiten Steuersignals (STB) aus dem Spannungspegel des ersten Steuersignals (STA) zu generieren, wobei die Differenzschaltung (5) so ausgebildet ist, den Spannungspegel des zweiten Steuersignals (STB) als Differenz zwischen einem vorbestimmten Spannungspegel (V₀) und der ers ten Steuerspannung (STA) zu ermitteln.

7. Elektrische Schaltung nach einem der Ansprüche 4 bis 6, wobei die Regelschaltung (4, 5) eine Ladungspumpenschaltung (4) aufweist.

8. Elektrische Schaltung nach einem der Ansprüche 4 bis 7, wobei die Regelschaltung (4, 5) so gestaltet ist, um bei ei ner positiven Phasendifferenz den Spannungspegel des ersten Steuersignals (STA) zu erhöhen und bei einer negativen Pha sendifferenz den Spannungspegel der ersten Steuerspannung (STA) zu verringern.

9. Elektrische Schaltung nach einem der Ansprüche 4 bis 8, wobei die Schaltung so gestaltet ist, um zwischen einem ers ten hohen Versorgungsspannungspegel (VDD) und einem zweiten niedrigen Versorgungsspannungspegel (GND) betrieben zu wer den, wobei die erste Steuerspannung (STA) zu Beginn des Aus gleichvorgangs etwa der Mittenspannung zwischen dem ersten Versorgungsspannungspegel und dem zweiten Versorgungsspan nungspegel entspricht.

10. Elektrische Schaltung nach einem der Ansprüche 4 bis 9, wobei der vorbestimmte Spannungspegel einem ersten Versor gungsspannungspegel oder einem zweiten Versorgungsspannungs pegel entspricht.

11. Elektrische Schaltung nach einem der Ansprüche 4 bis 10, wobei die Treiberschaltung gemäß einem der Ansprüche 1 bis 3 ausgestaltet ist.