DE3327260C2

DE3327260C2 - Schmitt-Trigger

Info

Publication number: DE3327260C2
Application number: DE3327260A
Authority: DE
Inventors: Mikio Yokohama Koyama
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-07-30
Filing date: 1983-07-28
Publication date: 1986-08-28
Also published as: GB2124847B; JPS5923915A; DE3327260A1; US4563594A; GB2124847A; GB8320271D0

Abstract

Ein Eingangs-CMOS-Inverter (21) enthält ein Komplementärpaar aus einem ersten und einem zweiten MOS-Transistor (P ↓1 ↓1, N ↓1 ↓1), deren Gates zum Empfang eines Eingangssignals (V ↓i ↓n) zusammengeschaltet sind, und eine Pufferschaltung (22), die zwischen die Drainanschlüsse (D ↓1, D ↓2) des ersten und des zweiten MOS-Transistors geschaltet ist. Die Pufferschaltung ist vorzugsweise eine Analogschaltanordnung mit einem Komplementärpaar aus einem dritten und einem vierten MOS-Transistor (P ↓1 ↓2, N ↓1 ↓2), die auf das Eingangssignal ansprechen und zueinander parallelgeschaltet sind. Ansprechend auf eine an dem Drain des ersten oder des zweiten Transistors verursachte Potentialänderung bewirkt die Pufferschaltung (22), daß nach einer Verzögerung an dem Drain des anderen Transistors eine Potentialänderung stattfindet. Es ist ein zweiter MOS-Inverter (23) mit einem Komplementärpaar aus einem fünften und einem sechsten MOS-Transistor (P ↓1 ↓4, N ↓1 ↓4) vorgesehen, deren Gates an die Drainanschlüsse des ersten bzw. des zweiten Transistors angeschlossen sind. Eine Rückkopplungsschaltung (24, P ↓1 ↓3, N ↓1 ↓3), ist an den Ausgang des zweiten Inverters angeschlossen, um die Poten tialänderung an den Drains des ersten und des zweiten Transistors zu unterdrücken. Die Rückkopplungsschaltung enthält vorzugsweise einen dritten Inverter (24) und ein Komplementärpaar aus einem siebten und einem achten MOS-Transistor (P ↓1 ↓3, N ↓1 ↓3), die mit den Drainanschlüssen an den ersten bzw. den .....

Description

dadurch gekennzeichnet.

f) daß eine Rückkopplungsschaltung (24, P^, Λ/η) mit ihrem Eingang an den Ausgang (N I) der zweiten invertierenden MOS-Schaltung (23) und mit ihrem Ausgang an die erste invertierende MOS-Schaltung (21) angeschlossen ist, um unter Steuerung durch das Signal am Ausgang (N 1) die Potentialänderung am Drain des ersten oder des zweiten MOS-Transistors (P_n, N\\) der ersten invertierenden MOS-Schaltung (21) in Abhängigkeit von seinem Durchlaßwiderstand zu unterdrücken, und

g) daß die Pufferschaltung (22) aus einem Komplementärpaar parallelgeschalteter MOS-Transistoren (Nu, Pn) besteht, deren Gates zum Empfangen des Eingangssignals zusammengeschaltet sind.

2. Schmitt-Trigger nach Anspruch 1, dadurch gekennzeichnet, daß der dritte und der vierte MOS-Transistor (7Vm, Ph) bezüglich des ersten und des zweiten MOS-Transistors (Pn, Nw) komplementär sind.

3. Schmitt-Trigger nach Anspruch 1, dadurch gekennzeichnet, daß der dritte und der vierte MOS-Transistor (N\4, Ph) bezüglich des zweiten und des ersten MOS-Transistors (Nw, Pw) komplementär sind.

4. Schmitt-Trigger nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Rückkopplungsschaltung eine dritte invertierende MOS-

Schaltung (24) aufweist, die an die zweite invertierende MOS-Schaltung(23) angeschlossen ist, und ein Komplementärpaar aus einem fünften und einem sechsten MOS-Transistor (P] j, N₁ j), die bezüglich des zweiten und des ersten MOS-Transistors (Nw, Pn) komplementär sind, aufweist, wobei die Gates des fünften und des sechsten MOS-Transistors gemeinsam an den Ausgang der dritten invertierenden MOS-Schaltung angeschlossen sind, und daß der erste und der fünfte MOS-Transistor (P_n, Pu) in Reihe zwischen dem ersten und dem zweiten Versorgungsspannungsanschluß liegen, während der zweite und der sechste MOS-Transistor (W_n, Λ/η) ebenfalls in Reihe zwischen dem ersten und dem zweiten Versorgungsspannungsanschluß liegen.

5. Schmitt-Trigger nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Rückkopplungsschaltung ein Komplementärpaar aus einem fünften und einem sechsten MOS-Transistor ^Pu, Λ/.3), die komplementär bezüglich des ersten und des zweiten MOS-Transistors (P_n, N_n) sind, aufweist, daß die Gates des fünften und des sechsten MOS-Transistors gemeinsam an den Ausgang der zweiten invertierenden MOS-Schaltung (23) angeschlossen sind, und daß der fünfte MOS-Transistor (TVn) und der 2rste MOS-Transistor (Pw) in Reihe zwischen dem ersten und dem zweiten Versorgungsspannungsanschluß liegen, während der sechste MOS-Transistor (Pn) und der zweite MOS-Transistor (N_n) ebenfalls in Reihe zwischen dem ersten und dem zweiten Versorgungsspannungsanschluß liegen.

6. Schmitt-Trigger nach Anspruch 5, dadurch gekennzeichnet, daß zwischen dem Ausgang der zweiten invertierenden MOS-Schaltung und den Gates des fünften und des sechsten MOS-Transistors eine Kaskadenschaltung mit einer geraden Anzahl von MOS-Invertern (24a, 246,1 liegt.

Die Erfindung betrifft einen Schmitt-Trigger (eine Hystereseschaltung) mit Metall-Oxid-Halbleiter-Feldcffekttransistoren (MOSFETs).

Es sind verschiedene Typen von Schmitt-Triggern mit MOSFETs bekannt. Fig. 1 und 2 zeigen typische Beispiele für derartige bekannte Schmitt-Trigger.

Die in F i g. 1 gezeigte Schaltung beruht auf der vorveröffentlichten japanischen Patentbeschreibung No. 54-121051, die am 19. September 1979 offengelegt wurde. Die Schaltung enthält einen CMOS-Inverter 11, der aus p-Transistoren P\ und Pi sowie η-Transistoren N\ und Λ/2 besteht, einen CMOS-Inverter 12, der aus komplementären Transistoren Pa und Na, besteht und an den Ausgang des Inverters 11 angeschlossen ist, und weitere Transistoren P3 und /V3, die zu den komplementären Transistoren Pi bzw. N] parallelgeschaltet sind und von dem Inverter 12 gesteuert werden.

Wenn eine Eingangsspannung V_1n von null Voll aus ansteigt und wenn sie von Vdd Volt aus abfällt, werden die entsprechenden Widerstandsverhältnissc in dem Eingangs-CMOS-lnverter 11 durch die zusätzlichen Transistoren P) und Λ/3 abhängig von einer Ausgangs-Spannung V,«« des CMOS-Inverters 12 geändert, wodurch die Hysteresekennlinie realisiert wird.

Die Schaltung nach F i g. 1 arbeitet wie folgt: Es wird angenommen, daß die Schwellenspannungcn der p-

FETs und der n-FETs V_TP bzw. V_TN sind, die Durchlaßwiderstände der p-FETs P₁, P₂ und P₃ die Werte R_p ,, Rp 2 bzw. R₁,3 haben, und die Durchlaßwiderstände der n-FETs A/,, N₂ und W₃ die Werte R_n i, P-N₂ bzw. /?_N3 haben.

Wenn das Eingangssignal V,„ die Spannung VOo Volt (z. B. 5 Volt) hat, sind die p-FETs P, und P₂ des Inverters 11 nicht-leitend, während die n-FETs N, und N₂ leitend sind. Daher beträgt die Ausgangsspannung V_A des Inverters 11 null Volt, und die Ausgangsspannung V_ou, des Inverters 12 beträgt Vdd Volt. Demzufolge ist der FET P₃ nicht-leitend und der FET N₃ leitend.

Wenn die Eingangsspannung V_1n von Vdd auf V/w—I Vrr\ abfällt, werden die p-FETs P, und P₂ eingeschaltet, so daß man folgende Ausgangsspannung V_A des Inverters Il erhält:

°;v

/V2

V, ■--

R-N\ + R si

Λ'2

Die Ausgangsspannung V_ou, wird solange auf Vdd gehalten, bis V₄ die Schwellenspannung V> des Inverters 12 erreicht.

Der Durchlaßwiderstand jedes FETs ändert sich mit der Eingangsspannung Vi_n, und wenn V₄ die Schwellenspannung V/r übersteigt, wird die Ausgangsspannung V₁₁,,, des Inverters 12 von Vdd auf null Volt invertiert. Die Durchlaßwiderständen der FETs Pi, P₂, N, und N₂ ab, wenn von dem V_oo-Anschluß ein Strom durch den CMOS-Inverter Il zum Masseanschluß fließt. Daher sind die Schwellenspannungen der Schaltung besonders leicht Schwankungen unterworfen, die auf fertigungsbedingte Unterschiede der Bauelemente zurückzuführen sind.

Fig.2 zeigt einen Schmitt-Trigger, wie er in der am 23. April 1982 offengelegten japanischen Patentbe-Schreibung No. 57-67319 dargestellt ist.

In Fig.2 sind für gleiche Bauelemente die gleichen Bezugszeichen verwendet wie in Fig. 1. In der Schaltung nach Fig.2 liegt ein p-FET P₃ zwischen einem Verbindungsknoten 14derp-FETs P\ und P₂ und Masse.

Ein n-FET N₃ liegt zwischen dem VWAnschluß und einem Verbindungsknoten 15 der n-FETs N₁ und N₂. An denCMOS-Inverter 12 ist ein CMOS-Inverter 13 angeschlossen, und die komplementären FETs P₃ und N₃ werden durch den Inverter 13 gesteuert.

Wenn beim Betrieb der Schaltung V_1n = 0 ist, leiten die p-FETs P, und P₂, während die n-FETs N, und N₂ nicht leiten. Daher entspricht V_o„,· der Spannung V₀₀ der FET P₃ ist nicht-leitend, und der FET N₃ leitet. Daher wird das Potential am Knoten 15 auf V_DD— V_r/V angehoben. Wenn V,„ von null Volt aus ansteigt und V_Ts übersteigt, leiten die n-FETs Ni und N₂. Jetzt beträgt das Potential am Knoten 15 V_OD— V7,v. so daß die Ausgangsspannung V_A des Inverters 11 das Potential V_ÖD hält. Folglich invertieren die Inverter 12 und 13 die Aus-

Eingangsspannung, die die Ausgangsspannung V„„, von 30 gangsspannung V₀₁₁,nicht.

V_/Wauf null Volt invertiert, entspricht einer niedrigeren Wenn V_in weiter ansteigt und beispielsweise 4 Volt

Schwellenspannung VW der Hystereseschaltung. Wenn die Eingangsspannung V_1n null Volt beträgt, leiten die p-FETs Pi und P₂, während die n-FETs Ni und N₂ nicht

erreicht, wird der Durchlaßwiderstand des FET N minimal, und das Potential am Knoten 15 entspricht praktisch dem Massepotential, so daß sich auch V₄ dem Maslcitcn. Somit hat V_A eine Spannung von K₀₀ Volt, und 35 sepotential annähert. Demzufolge invertieren die Inverdic Ausgangsspannung V„„, beträgt null Volt. Zu dieser ter 12 und 13 die Ausgangsspannung V₁₁₁₁₁ von V₀₀ Volt Zeit leitet der p-FET Pj, während der n-FET N₃ nicht
leitet.

Wenn die Eingangsspannung V₁,, von null Volt an ansteigt, werden dann, wenn V,„ die Schwellenspannung V der n-FETs N, und N₂ überschreitet, die FETs N, und N₂ eingeschaltet. Zu dieser Zeit ergibt sich folgender Wert für V_A:

■x V₁

Du-

Λ,, ι+Λ

R\ I

Pl

V_A fällt bei Ansieigen der Eingangsspannung V_1n ab, und wenn V_A unter den Wert von V_F abfällt, invertiert der Inverter 12 die Ausgangsspannung V_oul von null Volt auf Vdd Volt. Die Eingangsspannung zum Invertieren der Ausgangsspannung V„„, von null Volt auf V_DD Volt entspricht einer höheren Schwellenspannung V,_nii der

auf null Volt.

Wenn V_1n = V_0D ist, hat V₀₁₁, null Volt, so daß der FET P₃ leitet. Das Potential am Knoten 14 wird daher auf I V₇₇JI abgesenkt. Wenn dann K_1n von Von abfällt und den Wert V_Do— | V₇₇-I erreicht, werden die p-FETs P, und P₂ eingeschaltet. Da jedoch das Potential am Knoten 14 I Vtp I beträgt, weil der FET P₃ leitet, wird V_A auf null Volt gehalten. Daher invertieren die Inverter 12 und 13 die Spannung V₀₁₁₁ nicht. Wenn V_1n weiter abfällt und beispielsweise 1 Volt erreicht, wird der Durchlaßwiderstand des p-FETs Pi minimal, so daß V_A auf V_DD ansteigt. Demzufolge invertieren die Inverter 12 und 13 die Spannung V₀₁₁₁ von null! Volt auf V₀₀ Volt.

Ähnlich wie bei der Schaltung nach Fig. 1 ist ein Betrieb des in F i g. 2 dargestellten Schmitt-Triggers bei niedriger Spannung und hoher Arbeitsgeschwindigkeit schwierig, da eine Serienschaltung aus vier FETs verwendet wird. Allerdings hängt eine der Sch^ellenspan-

Hystereseschaltung. Durch geeignete Auswahl der Ka- 55 nungen der Schaltung von dem Verhältnis der Durchnalbrcilc und der Kanallänge jedes der den Inverter 11 laßwiderstände der p-FETs P, und P₃ ab, während die bildenden MOS-Transistoren, d. h. durch richtige Auswahl der Steilheit^,, jedes MOS-Transistors, ist ein Mo

difizieren der Hysteresekennlinie (der Schwellenspanandere Schwellenspannung von dem Verhältnis der Durchlaßwiderstände der n-FETs Ni und N;- abhängt, d. h., die Schwellenspannungen hängen ab vom Verhält

nungen und der Hysteresebreite) der Hystereseschal- 60 nis der Durchlaßwiderstände der FETs des gleichen Ka-

tung möglich.

Hei der oben beschriebenen bekannten Hystereseschaltung isi der Betrieb bei niedriger Spannung und hoher Arbeitsgeschwindigkeit schwierig, da der CMOS-Inverler Il in der Eingangsstufe eine aus vier FETs Pi, /'.>, Ni und N> bestehende Serienschaltung enthält, die ii 11 der Spannungsversorgung liegi. Außerdem hängen die Si/hwclIciispaiHuiiipcn der Schaltung von den

b5 naltyps. Aus diesem Grund sind auf fenigungsbedingte Unterschiede zurückzuführende Schwankungen der Schwellenwerte bei der Schaltung nach F i g. 2 weniger ausgeprägt als bei der Schaltung nach Fig. 1.

Ein Schmitt-Trigger der im Oberbegriff des Anspruchs 1 definierten Art ist aus der DE-OS 30 12 618 bekannt. Bei dem bekannten Schmitt-Trigger besteht die Pufferschaltung aus einem Widerstand. Ein üblicher

Wert für diesen Widerstand beträgt beispielsweise 10 Kiloohm. In einer integrierten Schaltung nimmt dieser Widerstand jedoch relativ viel Platz ein, was dem allgemeinen Bestreben bei der Auslegung integrierter Schaltungen, nämlich möglichst viele Bauelemente auf wenig Raum zu konzentrieren, zuwiderläuft.

Der Erfindung liegt die Aufgabe zugrunde, einen Schmitt-Trigger der im Oberbegriff des Anspruchs 1 angegebenen Art derart auszubilden, daß die Herstellung als integrierte Schaltung mit weniger Platzbedarf möglich ist als bei der bekannten Schaltung, ohne daß die Funktionsfähigkeit der Pufferschaltung beeinträchtigt wird.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.

Durch die Vermeidung des Widerstands als Pufferschaltung läßt sich der erfindungsgemäße Schmitt-Trigger auf relativ kleinem Raum integrieren. Gegenüber der anhand von Fig. 1 erläuterten bekannten Schmitt-Trigger-Schaltung hat die erfindungsgemäße Schaltung den Vorteil, daß ein Betrieb mit niedriger Spannung und hoher Arbeitsgeschwindigkeit möglich ist.

Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

F i g. 1 und 2 bekannte Schmitt-Trigger mit MOS-Transistoren,

F i g. 3 einen erfindungsgemäßen Schmitt-Trigger mit MOS-Transistoren,

F i g. 4 die Hysteresekennlinie der in F i g. 3 gezeigten Schaltung und

F i g. 5 bis 11 weitere Ausführungsformen der Erfindung.

Der in F i g. 3 dargestellte Schmitt-Trigger (Hystereseschaltung) nach der Erfindung enthäl' einen CMOS- !nverter 21 mit komplementären FETs Pn und Nn, die mit ihren Gates zusammengeschaltet sind, um ein Eingangssignal V_1n zu empfangen. Die Source des FETs Fn ist an den VWAnschluß, die Source des FETs Nn an Masse angeschlossen. Bei dieser Ausführungsform liegt eine Analogschaltanordnung 22 mit parallelgeschaiteten komplementären FETs P_i2 und N]₂ zwischen den in dem CMOS-Inverter miteinander zu verbindenden Drainanschlüssen D· und D₂ der FETs Pm bzw. Mi. Die FETs Pi; und N_i2 sind mit ihren Gates ebenfalls zusammengeschaltet, um die Eingangssignalspannung V,„ zu empfangen. Die Analogschaltanordnung 22 arbeitet als Pufferschaltung, um eine Potentialänderung an dem Drain des einen der FETs Pn und Nn mit Verzögerung auf den Drain des anderen FETs zu übertragen, und umgekehrt. Komplementäre FETs Pm und Nu bilden einen zweiten CMOS-Inverter 23. wobei der FET Nu mit seinem Gate an den Drain D\ des FET Pn und der FET Ρ,4 mit seinem Gate an den Drain D₂ des FET Nn angeschlossen ist. Die Drainanschlüsse der FETs Pm und N]t sind miteinander verbunden, ihre Sourceanschlüsse sind an den V_Dß-Anschluß bzw. an Masse angeschlossen. Ein p-FET Pu liegt zwischen dem Drain Di des p-FETs Pn und Masse, ein n-FET Nn liegt zwischen dem Drain D₂ des n-FETs Mi und dem Voo-Anschluß.

An den Ausgang des CMOS-Inverters 23 ist ein dritter MOS-lnverter 24 angeschlossen, der vorzugsweise ein CMOS-Inverter ist. jedoch nicht zu sein braucht Die FETs Pi3 und Nn sind so verschaltet, daß sie an ihren Gates die Ausgangsspannung V₀₀, des MOS-Inverters 24 empfangen, wobei die Ausgangsspannung V_nu, die Ausgangsspannung des Schmitt-Triggers darstellt. Die FETs P\z und Nn verhindern also eine Potentialänderung am Drain des FETPn oder des FET N_n, wenn der FET Pn bzw. Λ/η vom ausgeschalteten in den eingeschalteten Zustand gelangt. Der MOS-lnverter 24 und die FETs Pn und Λ/η bilden eine Rückkopplungsschaltung, die die Änderung des Ausgangssignals des CMOS-Inverters 21 steuert. In der Schaltung nach Fig. 3 sind die Substrate der p-FETs auf VOo (z. B. 5 Volt) gelegt, während die Substrate der n-FETs auf Massepotential (OVoIt) gelegt sind.

Die Schaltung nach F i g. 3 arbeitet wie folgt: Es wird angenommen, daß sämtliche FETs vom Anreicherungstyp sind und eine Schwellenspannung von einem Voll (Absolutwert) aufweisen und daß die Steilheit g„, jedes FET so eingestellt ist, daß die Schwellenspannungen der Schaltung vier Volt (V,„h) und ein Volt (V_lni) betragen.

Ist Vj_n — 0, so leiten die p-FETs Pn und P12, während die n-FETs N\\ und Nn nicht leiten. Somit liegen die Drainanschlüsse Di und Dj der FETs Pn und Λ/η praktisch auf Vdd Volt. Somit leitet der FET N_H in dem CMOS-Inverter 23, während der FET P_H nicht leitet, so daß der Ausgangsknoten Ni auf 0 Volt liegt und der Ausgangsknoten Λ/2 auf Vdd Volt liegt. Somit leitet der FET Nn, während der FET P13 ausgeschaltet ist. Obschon der FETNn eingeschaltet ist, fließt durch ihn kein Strom, da der Drain D2 des FET Ni 1 auf Vpi, Volt liegt. Wenn Vj_n ansteigt und beispielsweise 2,5 Voll erreicht, leiten die n-FETs N, 1 und N12. Somit ist das Potential am Drain D2 des n-FET Nn im Begriff, abzufallen. Da jedoch der Drain D2 durch den eingeschalteten FET Ni ] auf Vdd gezogen wird, wird das Abfallen des Potentials am Drain Di unterdrückt. Andererseits ist der Drain Di des p-FET Pi; über den Durchlaßwiderstand des n-FET Ni2 an den Drain D2 des FET Nn angeschlossen, so daß das Fallen des Potentials am Drain Di stärker unterdrückt wird als das am Drain D₂. Als Folge der Unterdrückung des Abfallens des Potentials an den Drainanschlüssen Di und D₂ ändert der CMOS-Inverter 23 seinen Zustand nicht. Das heißt: Die Spannung V₁₁₁₁₁ bleibt auf Vdd Volt.

Wenn die Eingangsspannung Vi_n weiter ansteigt und 4 Volt überschreitet, wird der Durchlaßwiderstand des n-FET Nn sehr klein, wodurch das Potential am Drain D₂ in die Nähe von 0 Volt abfällt. Nach einer Verzögerung bezüglich des Abfalls am Drain D₂ fällt auch das Potential am Drain Di etwa auf 0 Volt ab. Demzufolge invertiert der CMOS-Inverter 23 seinen Zustand, so daß das Potential am Ausgangsknoten N| auf V_Dd Volt geht und das Potential am Ausgangsknoten N₂ auf null Volt gehl. Der FET Pn wird also eingeschaltet, und der FET Nn wird ausgeschaltet. Sowohl die Source als auch der Drain des FET Pn liegen auf null Volt, so daß zwischen Source und Drain dieses Transistors kein Strom fließt.

Wenn die Eingangsspannung Vj_n von Vo» Volt auf 2,5 Volt abfällt, leiten die p-FETs P,, und Pi₂. Da jetzt der p-FET Pn eingeschaltet ist wird der Potentialansticg am Drain Di des p-FET Pn unterdrückt und der Potentialanstieg am Drain D₂ des n-FET Nu wird bezüglich des Drains Di aufgrund des Durchlaßwiderstands des p-FET Ρ,2 verzögert. Wenn daher V_1n = 2,5 Volt ist, ändert der CMOS-Inverter 23 seinen Zustand nicht, so daß der Knoten N₂ auf null Volt bleibt. Fällt V_1n auf ein Volt ab, wird der Durchlaßwiderstand des FET Pn sehr klein, und das Potential am Drain Di gelangt in die Nähe von V_DD. Das Potential am Drain D₂ nähen sich zusammen mit dem Potential am Drain Di dem Wert von V/w, so daß der CMOS-Inverter 23 seinen Zustand ändert und veranlaßt, daß das Potential am Knoten N₂ auf Vmi

Fig. 4 zeigt die Eingangs-Ausgangs-Kennlinie des in F i g. 3 gezeigten Schmitt-Triggers, wenn dieser in der oben beschriebenen Weise arbeitet. Die Schaltung besitzt eine höhere Schwellenspannung V,i,n und eine niedrigere Schwellenspannung VV., die größer bzw. kleiner ist als eine Schwellenspannung eines gewöhnlichen CMOS-Inverters.

Die erfindungsgemäße Schaltung besitzt außerdem im Vergleich zu herkömmlichen Schaltungen weniger FETs, die zwischen die Versorgungsspannungsanschlüssc in Reihe zu schalten sind. Daher kann die erfindungsgemäße Schaltung mit einer niedrigeren Versorgungsspannung arbeiten als herkömmliche Schaltungen, wodurch eine hohe Betriebsgeschwindigkeit erzielbar ist. Außerdem sind die Gates der FETs Λ/η und P₁₄ des CMOS-Inverters 23 individuell an die Drainanschlüsse D₁ und D₂ der FETs F, 1 bzw. /Vi, angeschlossen. Demzufolge sind die Ladekapazitäten der Drains D₁ und D₂ gegenüber den in den F i g. 1 und 2 dargestellten Schmitt-Triggern auf die Hälfte verringert, so daß hierdurch ein weiterer Vorteil im Hinblick auf den Hochgeschwindigkeitsbetrieb erzielt wird.

Bei der erfindungsgemäßen Schaltung hängen die Schwellenspannungen VW und V,/,« von dem Verhältnis der Durchlaßwiderstände der p-FETs Fn und Fu sowie von dem Verhältnis der Durchlaßwiderstände der n-FETs N_n und /Vu ab. In anderen Worten: Sie hängen ab von dem Abmessungsverhältnis der p-FETs und dem Abmessungsverhältnis der n-FETs. Aus diesem Grund ändern sich die Schwellenspannungen VV und VWv der Schaltung selbst dann kaum, wenn die Schwellenspannung jedes Feldeffekttransistors aufgrund von herstellungsbedingten Bauelementunterschieden Schwankungen unterworfen ist. Wenn sich in den herkömmlichen Schaltungen gemäß den Fig. 1 und 2 die Schwellenspannung eines FET beispielsweise in positiver Richtung ändert, ändern sich auch VW und VVj in positiver Richtung. Demgegenüber heben sich die Schwankungen der Schwellenspannungen der FETs in der erfindungsgemäßen Schaltung gegenseitig auf, da der Drain D] des p-FET Fn an das Gate des n-FET Nu und der Drain Di des n-FET Nw an das Gate des p-FET Fm angeschlossen ist. Daher verringert sich der Einfluß der Schwellenspannungsänderungen der FETs auf die Schwellenspannungen VW und VW der Schaltung.

Der erfindungsgemäße Schmitt-Trigger ist nicht auf die Ausführungsform gemäß Fig. 3 beschränkt, sondern es sind verschiedene modifizierte Ausführungsformen möglich. F i g. 5 bis 14 zeigen Beispiele für derartige modifizierte Ausführungsformen der Schaltung nach Fig.3. In diesen Schaltungsbeispielen sind gleiche Elemente wie in F i g. 3 mit entsprechenden Bezugszeichen versehen.

In der Schaltung nach F i g. 5 ist innerhalb der Pufferschaltung 22 das Substrat des n-FET /V₁₂ an den Drain D_x des p-FET Fn angeschlossen, und das Substrat des p-FET F|2 ist an den Drain D₂ des n-FET Nn angeschlossen. Die Arbeitsweise der Schaltung nach Fig. 5 ist die gleiche wie die der Schaltung nach F i g. 3.

In der Schaltung nach F i g. 6 sind die Drainanschlüsse D\ und Di der komplementären FETs Fn bzw. Nw des CMOS-Inverters 21 mit den Gates der komplementären FETs F₁₄ bzw. Λ/14 des CMOS-Inverters 23 verbunden. Im Gegensatz zur Schaltung 3 ist es in der Schaltung nach F i g. 6 nicht möglich, den vorteilhaften Effekt zu erzielen, daß sich die Schwankungen der Schwellenspannungen der komplementären FETs gegenseitig aufheben. Jedoch läßt sich ein Betrieb bei niedriger Spannung und mit hoher Arbeitsgeschwindigkeit erreichen.

In der Schaltung nach Fig. 7 ist der in den oben beschriebenen Schaltungen vorgesehene dritte Inverter 24 fortgelassen, und die komplementären FETs Pi j und N\ j sind gegeneinander vertauscht. Bei dieser Schaltung werden die Schwellenspmnungen durch fertigungsbedingte Bauelementunterschiede beeinflußt; jedoch läßt sich in vorteilhafter Weise ein Betrieb bei niedriger Spannung mit hoher Arbeitsgeschwindigkeit erreichen.

In der Schaltung nach F i g. 8 sind zwei MOS-lnverter 24a und 2Ab zwischen dem CMOS-Inverter 23 und den komplementären FETs Fu und Nu der Schaltung nach Fig.8 in Kaskade geschaltet. Die Kaskadenschaltung dieser beiden Inverter 24a und 246 kann eine Wellenformung schaffen, die eine hohe Ansprechgeschwindigkeit des Schmitt-Triggers ermöglicht.

In der Schaltung nach Fig. 9 ist ein Teil der Rückkopplungsschaltung (z. B. der p-FET Fn) fortgelassen. In diesem Fall ist die Schwellenspannung VV des Schmitt-Triggers die Schwellenspannung des Eingangs-CMOS-Inverters 22. Wird andererseits der n-FET N_n fortgelassen, so entspricht VV der Schwellenspannung des CMOS-Inverters 21.

In der Schaltung nach Fig. 10 werden die Rückkopplungsspannungen separat an die FETs Fu und /Vu gelegt. In anderen Worten: Die eine Rückkopplungsspannung gelangt von dem Drain D\ des FET P\ \ über Inverter 24i 1 und 24i2 an den p-FET Pu, die andere Rückkopplungsspannung gelangt von dem Drain Di des FET /Vi 1 über Inverter 242i und 2422 an den n-FET N₁ 3.

In der Schaltung nach F i g. 11 gelangt die Rückkopplungsspannung von dem Drain Di des FET /Vn über Inverter 24n und 24|₂ an den FET Fu, und die Rückkopplungsspannung gelangt von dem Drain D\ des FET Fi 1 über Inverter 24₂i und 24₂₂ an den FET /V₁3.

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche:
1. Schmitt-Trigger, mit folgenden Merkmalen:

a) zwischen einem ersten und einem zweiten Versorgungsspannungsanschluß liegt eine Betriebsspannung (Vdd).

b) eine erste invertierende MOS-Schaltung (21) enthält ein erstes Komplementärpaar aus einem ersten und einem zweiten MOS-Transistor (P_n, Nw), die jeweils Drain, Source und Gate besitzen, wobei ihre Gates zusammengeschaltet sind und ein Eingangssignal (V_in) empfangen und ihre Sourceansclilüsse an den ersten bzw. den zweiten Versorgungsspannungsanschluß angeschlossen sind,

c) eine zweite invertierende MOS-Schaltupg (23) enthält ein zweites Komplementärpaar aus einem dritten und einem vierten MOS-Transistor (N\4, Pu) und spricht auf die erste invertierende MOS-Schaltung an,

d) eine Pufferschaltung (22), die zwischen die Drainanschlüsse (D], Di) des ersten und des zweiten MOS-Transistors (P_n, /Vn) geschaltet ist, spricht auf eine Potentialänderung am Drain des ersten oder des zweiten MOS-Transistors an, um nach einer Verzögerung eine Potentialänderung am Drain des zweiten bzw. des ersten Transistors hervorzurufen, und

e) die Gates des dritten und des vierten MOS-Transistors (7V|4, Fu) der zweiten invertierenden MOS-Schaltung (23) sind an die Drain des ersten bzw. des zweiten MOS-Transistors angeschlossen,