EP0663726B1 - Ausgangstreiberschaltung - Google Patents

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EP0663726B1
EP0663726B1 EP95200026A EP95200026A EP0663726B1 EP 0663726 B1 EP0663726 B1 EP 0663726B1 EP 95200026 A EP95200026 A EP 95200026A EP 95200026 A EP95200026 A EP 95200026A EP 0663726 B1 EP0663726 B1 EP 0663726B1
Authority
EP
European Patent Office
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output
transistor
gate
node
nmos transistor
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Expired - Lifetime
Application number
EP95200026A
Other languages
English (en)
French (fr)
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EP0663726A2 (de
EP0663726A3 (de
Inventor
Andreas C/O Philips Patentverwaltung Gmbh Koke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Philips Intellectual Property and Standards GmbH
Koninklijke Philips NV
Original Assignee
Philips Corporate Intellectual Property GmbH
Philips Patentverwaltung GmbH
Koninklijke Philips Electronics NV
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Publication date
Application filed by Philips Corporate Intellectual Property GmbH, Philips Patentverwaltung GmbH, Koninklijke Philips Electronics NV filed Critical Philips Corporate Intellectual Property GmbH
Publication of EP0663726A2 publication Critical patent/EP0663726A2/de
Publication of EP0663726A3 publication Critical patent/EP0663726A3/de
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Publication of EP0663726B1 publication Critical patent/EP0663726B1/de
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Definitions

  • the present invention relates to an output driver circuit in which the Generation of electromagnetic interference at high switching speeds is significantly reduced.
  • the circuit contains two capacitors that are between the output node and the gates of the output transistors connected in negative feedback are, whereby the edge steepness of the output signal is reduced.
  • EP-A-0368524 describes an output driver circuit, wherein also Capacitors between the output and the gates of the output transistors are switched to reduce the switching speed of the output transistors and thus the voltage peak in the supply voltage and in the Reduce ground line.
  • EP-A-0379881 describes an output driver circuit, wherein a only capacitor between the output node and the gate of a lower one Output transistor is connected to the voltage at the gate of this output transistor to be able to shape in a certain way.
  • the capacitors are used in combination with the two resistors and the inverter, which are in the path of the input signal to reduce the steepness of the output signal transitions.
  • This Measures cause an impermissibly long delay, moreover, the Output signal edges cannot be well defined.
  • the circuit in the second Document also suffers from a too long delay, although here the Output signal edges through the operation of the lower transistor with a Operating voltage, which changes with the square root of time, with higher Precision can be designed.
  • Also in the third document is for the reduction of Edge steepness, through the ramp-like control signal for the Output transistors, an extension of the switching time accepted.
  • EP-A-0439407 describes a driver circuit which is faster Switching of the output signal with simultaneous reduction of the Interference voltages.
  • two output transistors are used during the Switchover phase additionally charged by two driver transistors.
  • This Transistors are each connected to the gates of the output transistors and are switched off when their own threshold voltage is reached, whereby the Switching process then runs again at normal speed.
  • driver transistors Because the driver transistors after reaching their own threshold voltage switched off is not a direct link to the duration of the charging process the output transistors. Due to this acceleration, a Interference voltage generated. After switching off the driver transistors, the Output transistors continue to be charged, with no additional reduction of the Slope is made.
  • JP-2309810 specifies a circuit with which interference is reduced without delaying the switchover.
  • a power source With a power source, a Output transistor loaded, which also with a second current source is loaded. This increases the charge on the gate of the output transistor very much fast.
  • the second power source is through a delay inverter switched off. In this circuit too, the second current source is switched off to accelerate the charging of the output transistor not to the Threshold voltage of the output transistor coupled.
  • the object of the invention is to provide a circuit which emits the avoids unwanted high-frequency signals without impermissibly long Causing delays.
  • Fig. 1 there are two complementary MOS output transistors M1 and M2 in series between the positive supply voltage and ground, with an output node N1 in the coupling point between the two output transistors arises, which is connected to an output connection.
  • the gate of the output transistor M1 is with a Coupling point N3 connected, which continues with a number Elements, namely a capacitor C1, a first current source 10, a first acceleration circuit 12 and a switch 18.
  • that is Gate of the output transistor M2 with a node N4 connected which is further connected to a capacitor C2, a second current source 20, a second acceleration circuit 22 and a further switch 28 is connected.
  • the capacitors C1 and C2 are connected to the output node N1 connected.
  • the output transistor M1 together with capacitor C1 a Miller integrator represents when a constant current is supplied to the node N3 becomes.
  • the output transistor also sets accordingly M2 with capacitor C2 a Miller integrator represents.
  • the output driver circuit shown is about two separate inputs DPU and DPD controlled.
  • the further one Description of the function of the output driver circuit is connected to the first output transistor M1 with the associated Elements limited because the output transistor M2 and the corresponding elements are mirror images work. It is only noted that the two Input signals must have the same signal level.
  • the signal at the input DPU controls switch 18 as well the acceleration circuit 12 and the current source 10 on.
  • switch is 18 closed, so that the node N3 the positive Supply voltage leads and the output transistor M1 completely turns off while the accelerator circuit 12 and the power source 10 are turned off.
  • the Switch 18 opens, and at the same time the power source 10 and the acceleration circuit 12 turned on.
  • the current of the current source 10 is through a Current control circuit 30 set to a value that together with the value of capacitor C1 the desired one Output edge generated at the output node N1.
  • the acceleration circuit 12 contains another Current source 14, the node N3 a high current feeds. This will after the signal has passed to the DPU the node N3 very quickly becomes negative until it becomes one Value reached at which a threshold circuit 16 in the Accelerating circuit 12 responds and the power source 14 turns off.
  • the threshold value of the threshold circuit 16 is preferably approximately equal to the threshold voltage, at which to conduct the output transistor M1 begins. As a result, the voltage of the node N3 quickly after a signal transition to DPU brought a value at which the output transistor M1 to leading begins. After that, however, only the minor flows Current of the current source 10, so that now the voltage at Output node N1 increases in a desired manner, namely linearly in time when the current source 10 a delivers constant current. This linear increase continues with only a slight delay after a signal change of the DPU signal.
  • the current control circuit 30 can thus via the input PDWN can be controlled that they are the current source 10 and accordingly the power source 20 to a high current toggles. This then creates on the output node a steep signal transition N1, which in certain cases can be cheaper.
  • circuit diagram in Fig. 2 shows one possibility for the exact structure of the current sources 10 and 20 and Accelerator circuits 12 and 22 respectively again only the upper part of the output driver circuit described, since the other circuit part with the lower Output transistor works in mirror image accordingly.
  • the series circuit is in the acceleration circuit of transistors M90 and M91 with the input of the inverter M92, M93 and the gate of the upper output transistor M1 in a coupling point N3 coupled.
  • One of the series Is an NMOS transistor M91 that transistors with the lower supply voltage Vss, i.e. with mass is coupled and the gate of the signal at the input DPU is fed via an inverter IV1.
  • the second The transistor of the series circuit is a PMOS transistor M90, which is between the transistor M91 and coupling point N3 is arranged and its gate with the output of Inverters M92, M93 is coupled.
  • Another PMOS transistor M6 is between the upper supply voltage and the coupling point N3, and another NMOS Transistor M3 is coupled to coupling point N3.
  • a Resistor R2 is between the coupling point N3 and the Gate of upper output transistor M1 inserted to prevent a pulse interspersed on the output a voltage breakdown in the gate-drain path of the Output transistor M1 caused. Between the coupling point N3 and the output node N1 is the capacitor C1 arranged.
  • the DPU input is connected to the gates via an inverter IV1 of the NMOS transistor M91 and the PMOS transistor M6 and via a further inverter IV2 with the source of the NMOS Transistor M3 coupled.
  • a medium voltage level will the gate of the NMOS transistor M3 from a current mirror circuit, which will be described later.
  • the signal at the input DPU is at a high logic level from the Inverter IV1 is inverted, the NMOS transistor M91 is blocked and the PMOS transistor M6 becomes conductive. Since the NMOS transistor M91 is blocked, no current can flow from the coupling point N3 to ground, and because the Supply voltage Vcc via the PMOS transistor M6 Coupling point N3 is coupled, the first output transistor M1 locked. Because the inverter IV2 has a high No voltage can supply the NMOS transistor M3 Current from the coupling point N3 via this path Mass flow. Since the coupling point N3 is a voltage assumes that is equal to the upper supply voltage Vcc, becomes a low voltage level the gate of the PMOS transistor M90 supplied via the inverter M92, M93, the PMOS transistor M90 becomes conductive.
  • the first large current flows until the voltage level at the coupling point N3 reaches the threshold voltage of the PMOS transistor M92, whereby the output of the inverter will switch and the PMOS transistor M90 is blocked.
  • the NMOS transistor M93 is high-resistance, and also that the threshold voltage of the PMOS transistor M92 is slightly larger than that of the output transistor M1, since the voltage at its gate through resistor R2 and the drain gate capacitance of the output transistor M1 Tension of coupling point N3 lags somewhat.
  • the threshold voltage of the PMOS transistor M92 can be selected so that the output signal of the inverter at that time switches and blocks the PMOS transistor M90 when the Voltage directly at the gate of the output transistor M1 Has reached threshold voltage. This will make the effect of Acceleration circuit ended when the voltage at Gate of the output transistor M1 quickly up to the threshold voltage has been brought.
  • the Output node voltage slowly increases; at the same time the voltage at the gate of the output transistor M1 decreases.
  • the increasing output voltage is from capacitor C1 coupled to coupling point N3, one too rapid Decrease in the voltage at the gate of the first output transistor M1 is balanced to thereby provide an output signal to achieve with a defined slope, and as a linear function of time.
  • the underlying principle here is that of the Miller integrator. If a step function as a Miller integrator Input signal, you get a function at the output, which depends linearly on time. Since the Edge steepness of the output signal is limited the emission of high-frequency interference is essential decreased.
  • the transistors M49 to M53 form the current mirror circuit. This has a first between the upper supply voltage Vcc and ground connected series connection on that consists of a resistor R1 and two NMOS transistors M49 and M50 exist, the resistance R1 and the source of the NMOS transistor M49 with the upper one Supply voltage Vcc or coupled to ground and the NMOS transistor M50 with the resistor R1 in one first output node N5 of the current mirror circuit and is coupled to the drain of the NMOS transistor M49.
  • the transistor M50 is gate with the coupling point N5 connected.
  • the current mirror circuit has a second one between the upper supply voltage Vcc and ground switched Series connection consisting of two PMOS transistors M53 and M51 and an NMOS transistor M52, the Source of the PMOS transistor M53 and the source of the NMOS Transistor M52 with the upper supply voltage Vcc or are connected to ground and the PMOS transistor M51 with the PMOS transistor M53 and in a second Output node N6 of the current mirror circuit with the drain of the NMOS transistor M52 is connected.
  • the gate of the PMOS Transistor M51 is connected to coupling point N6.
  • the gate of the NMOS transistor M50 is connected to the gate of the Transistor M52 connected.
  • the coupling points N5 and N6 are with the gate of the NMOS Transistor M3 or with the gate of PMOS transistor M4 connected.
  • the current mirror circuit is based on the input signal Controlled PDWN, which directly the gate of the NMOS Transistor M49 and via an inverter IV5 the gate of the PMOS transistor M53 is supplied.
  • the current mirror circuit becomes effective.
  • the task of the capacitors C5, C6 is only, fluctuations in the Power supply Vcc and in the ground line from the Gates of the NMOS transistor M3 and the PMOS transistor M4 to decouple.
  • the current mirror circuit is not effective, where the gates of transistors M4 and M3 are grounded or the upper supply voltage are coupled and conduct the transistors saturated. Then the slope the output signal can no longer be controlled. By switching off the current mirror circuit can Power can be saved, what with battery operated Applications is very important.
  • the output driver circuit according to the Invention the ability to work as a tri-state. If the signal at the DPU input is high and the signal at Input DPD assume a low logic level, both output transistors M2, M1 are blocked, whereby a small, weak PMOS transistor M11 becomes conductive, that between the supply voltage Vcc and the output node is arranged.
  • This PMOS transistor is M11 manufactured with high resistance, so that an externally applied low logic signal the potential at the output node can easily pull down and this output node can be used as an input in this state can.

Description

Die vorliegende Erfindung bezieht sich auf eine Ausgangstreiberschaltung, in der die Erzeugung von elektromagnetischen Störstrahlungen bei hoher Schaltgeschwindigkeit wesentlich verringert wird. Die Schaltung enthält zwei Kondensatoren, die zwischen dem Ausgangsknoten und den Gates der Ausgangstransistoren in Gegenkopplung geschaltet sind, wodurch die Flankensteilheit des Ausgangssignals verringert wird. Der Stand der Technik gibt verschiedene Lösungen zu den Problemen an, die bei hoher Schaltgeschwindigkeit in Ausgangsschaltungen auftauchen.
In der EP-A-0368524 wird eine Ausgangstreiberschaltung beschrieben, wobei auch Kondensatoren zwischen dem Ausgang und den Gates der Ausgangstransistoren geschaltet sind, um die Schaltgeschwindigkeit der Ausgangstransistoren zu vermindern und damit die Spannungsspitze in der Versorgungsspannung und in der Masseleitung zu verringern.
In der EP-A-0379881 wird eine Ausgangstreiberschaltung beschrieben, wobei ein einziger Kondensator zwischen dem Ausgangsknoten und dem Gate eines unteren Ausgangstransistors geschaltet ist, um die Spannung am Gate dieses Ausgangstransistors in einer bestimmten Weise formen zu können.
In der US-4622482 wird eine Schaltung angegeben in der u.a. auch die Ausstrahlung hochfrequenter Signale vermieden werden soll. Dazu wird die Flankensteilheit reduziert, wobei hier ein Miller-Integrator verwendet wird. Der Anstieg der Flanke kann somit über die Kapazität der verwendeten Kondensatoren und einen einstellbaren Strom durch gesteuerte Transistoren beeinflußt werden.
Im ersten der obengenannten Dokumente dienen die Kondensatoren, in Kombination mit den zwei Widerständen und dem Inverter, die sich im Pfad des Eingangssignals befinden, dazu, die Steilheit der Ausgangssignalübergänge zu verringern. Diese Maßnahmen verursachen eine unzulässig lange Verzögerung, überdies können die Ausgangssignalflanken nicht gut definiert werden. Die Schaltung im zweiten Dokument leidet auch unter einer zu langen Verzögerung, obwohl hier die Ausgangssignalflanken sich durch den Betrieb des unteren Transistors mit einer Betriebsspannung, die sich mit der Quadratwurzel der Zeit ändert, mit höheren Genauigkeit gestalten läßt. Auch im dritten Dokument wird für die Verringerung der Flankensteilheit, durch das rampenartige Ansteuersignal für die Ausgangstransistoren, eine Verlängerung der Schaltzeit in Kauf genommen.
Keines der Dokumente des Standes der Technik zeigt die Merkmale einer gut definierten steuerbaren Flankensteilheit in Kombination mit Beschleunigungsschaltungen, um den Anfang des Überganges zu beschleunigen.
In der DE 42 06 864 ist eine Ausgangstreiberschaltung beschrieben, die ohne Verwendung von Kondensatoren eine geringere Flankensteilheit des Ausgangssignals erreichen soll. Diese Schaltung sieht für jeden Ausgangstransistor eine Treiberschaltung vor, die einen Inverter und eine mit dem Inverter verbundene Verzögerungsschaltung enthält. Bei einem Signalwechsel am Eingang, der den Ausgangstransistor einschalten soll, wird das Gate des Ausgangstransistors über den niederohmigen Inverter schnell umgeladen, bis der Ausgangstransistor beginnt. leitend zu werden. In diesem Augenblick soll der Inverter durch die Verzögerungsschaltung hochohmig geschaltet werden, so daß das Gate des Ausgangstransistors nur noch langsam seinen Pegel ändert und der Ausgangstransistor langsam einschaltet. Dafür ist jedoch eine genaue Einstellung verschiedener Parameter einschließlich der Verzögerungszeit der Verzögerungsschaltung erforderlich, die nur sehr schwer erreichbar ist.
In der EP-A-0439407 wird eine Treiberschaltung beschrieben, die eine schnellere Umschaltung des Ausgangssignals mit gleichzeitiger Reduzierung der Störspannungen ermöglicht. Dazu werden zwei Ausgangstransistoren während der Umschaltphase zusätzlich durch zwei Treibertransistoren aufgeladen. Diese Transistoren sind jeweils mit den Gates der Ausgangstransistoren verbunden und werden bei Erreichen ihrer eigenen Schwellspannung abgeschaltet, wodurch der Umschaltprozeß danach wieder mit normaler Geschwindigkeit abläuft. Hier wird durch Treibertransistoren eine Beschleunigung des Umschaltvorgangs vorgenommen. Da die Treibertransistoren nach Erreichen ihrer eigenen Schwellspannung abgeschaltet werden, ist keine direkte Kopplung mit der Dauer des Ladevorgangs der Ausgangstransistoren erfolgt. Durch diese Beschleunigung wird eine Störspannung erzeugt. Nach dem Abschalten der Treibertransistoren werden die Ausgangstransistoren weiter geladen, wobei hier keine zusätzliche Reduzierung der Flankensteilheit vorgenommen wird.
In der JP-2309810 ist eine Schaltung angegeben, mit der Störungen reduziert werden sollen, ohne das Umschalten zeitlich zu verzögern. Mit einer Stromquelle wird ein Ausgangstransistor geladen, der zusätzlich auch noch mit einer zweiten Stromquelle geladen wird. Dadurch erhöht sich die Ladung am Gate des Ausgangstransistors sehr schnell. Die zweite Stromquelle wird durch einen Verzögerungsinverter abgeschaltet. Auch in dieser Schaltung ist das Abschalten der zweiten Stromquelle zur Beschleunigung des Ladevorgangs des Ausgangstransistors nicht an die Schwellspannung des Ausgangstransistors gekoppelt.
Aufgabe der Erfindung ist, eine Schaltung anzugeben, die die Ausstrahlung von unerwünschten hochfrequenten Signalen vermeidet, ohne unzulässige lange Verzögerungen zu verursachen.
Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst. Dadurch wird erreicht, daß die Spannungen an den Gates der Ausgangstransistoren sehr schnell von den Beschleunigungsschaltungen, die einen großen Strom den Gates der Ausgangstransistoren liefern, zu ihren Spannungsschwellen gebracht werden. Sobald die Spannungsschwellen erreicht werden, werden diese Beschleunigungsschaltungen ausgeschaltet, um den Übergang des Ausgangssignals von der Kondensatorumladung bestimmen zu lassen, indem den Gates jetzt jeweils ein kleiner Strom von den weiteren Stromquellen zugeführt wird. Vorteilhaft ist die Genauigkeit, mit der die Ausgangssignalflanken und deren Beginn definiert werden können, denn bei Erreichen der Schwellspannung wird die Beschleunigungsschaltung abgeschaltet. Über die Kapazität der Kondensatoren und den Strom der Stromsteuerschaltung wird die Flankensteilheit des Ausgangssignals gesteuert.
Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen gekennzeichnet.
Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnung näher erläutert. Es zeigen:
  • Fig. 1 ein Blockschaltbild einer erfindungsgemäßen Ausgangstreiberschaltung,
  • Fig. 2 ein detailliertes Schaltbild.
    • In Fig. 1 sind zwei komplementäre MOS Ausgangstranistoren M1 und M2 in Reihe zwischen der positiven Versorgungsspannung und Masse angeordnet, wobei ein Ausgangsknoten N1 in dem Kopplungspunkt zwischen beiden Ausgangstransistoren entsteht, der mit einem Ausgangsanschluß verbunden ist. Das Gate des Ausgangstransistors M1 ist mit einem Kopplungspunkt N3 verbunden, der weiter mit einer Anzahl Elementen verbunden ist, nämlich mit einem Kondensator C1, einer ersten Stromquelle 10, einer ersten Beschleunigungsschaltung 12 und einem Schalter 18. Entsprechend ist das Gate des Ausgangstransistors M2 mit einem Knotenpunkt N4 verbunden, der ferner mit einem Kondensator C2, einer zweiten Stromquelle 20, einer zweiten Beschleunigungsschaltung 22 und einem weiteren Schalter 28 verbunden ist. Die Kondensatoren C1 und C2 sind mit dem Ausgangsknoten N1 verbunden. Dadurch stellt der Ausgangstransistor M1 zusammen mit dem Kondensator C1 einen Miller-Integrator dar, wenn dem Knotenpunkt N3 ein konstanter Strom zugeführt wird. Entsprechend stellt auch der Ausgangstransistor M2 mit dem Kondensator C2 einen Miller-Integrator dar.
    Die dargestellte Ausgangstreiberschaltung wird über zwei getrennte Eingänge DPU und DPD angesteuert. Die weitere Beschreibung der Funktion der Ausgangstreiberschaltung wird auf den ersten Ausgangstransistor M1 mit den zugehörigen Elementen beschränkt, da der Ausgangstransistor M2 und die zu diesem gehörigen Elemente entsprechend spiegelbildlich arbeiten. Es wird nur bemerkt, daß die beiden Eingangssignale gleichen Signalpegel haben müssen.
    Das Signal am Eingang DPU steuert den Schalter 18 sowie die Beschleunigungsschaltung 12 und die Stromquelle 10 an. Wenn das Signal an DPU hoch ist, ist der Schalter 18 geschlossen, so daß der Knotenpunkt N3 die positive Versorgungsspannung führt und den Ausgangstransistor M1 vollständig abschaltet, während die Beschleunigungsschaltung 12 und die Stromquelle 10 abgeschaltet sind.
    Wenn nun das Signal an DPU niedrig wird, wird der Schalter 18 geöffnet, und gleichzeitig werden die Stromquelle 10 und die Beschleunigungsschaltung 12 eingeschaltet. Der Strom der Stromquelle 10 wird durch eine Stromsteuerschaltung 30 auf einen Wert eingestellt, der zusammen mit dem Wert des Kondensators C1 die gewünschte Ausgangsflanke am Ausgangsknoten N1 erzeugt.
    Die Beschleunigungsschaltung 12 enthält eine weitere Stromquelle 14, die dem Knotenpunkt N3 einen hohen Strom zuführt. Dadurch wird nach dem Übergang des Signals an DPU der Knotenpunkt N3 sehr schnell negativer, bis er einen Wert erreicht, bei dem eine Schwellwertschaltung 16 in der Beschleunigungsschaltung 12 anspricht und die Stromquelle 14 abschaltet. Der Schwellwert der Schwellwertschaltung 16 ist vorzugsweise etwa gleich der Schwellspannung, bei der der Ausgangstransistor M1 zu leiten beginnt. Dadurch wird die Spannung des Knotenpunkts N3 nach einem Signalübergang des Signals an DPU schnell auf einen Wert gebracht, bei der der Ausgangstransistor M1 zu leiten beginnt. Danach fließt jedoch nur noch der geringe Strom der Stromquelle 10, so daß nun die Spannung am Ausgangsknoten N1 in gewünschter Weise definiert ansteigt, und zwar zeitlich linear, wenn die Stromquelle 10 einen konstanten Strom liefert. Dieser lineare Anstieg setzt also mit nur geringer Verzögerung nach einem Signalwechsel des Signals DPU ein.
    Über den Eingang PDWN kann die Stromsteuerschaltung 30 so angesteuert werden, daß sie die Stromquelle 10 und entsprechend die Stromquelle 20 auf einen hohen Strom umschaltet. Dadurch entsteht dann auf dem Ausgangsknoten ein steiler Signalübergang N1, was in bestimmten Fällen günstiger sein kann.
    Das Schaltbild in Fig. 2 zeigt eine Möglichkeit für den genauen Aufbau der Stromquellen 10 bzw. 20 und der Beschleunigungsschaltungen 12 bzw. 22. Nachfolgend wird wiederum nur der obere Teil der Ausgangstreiberschaltung beschrieben, da der andere Schaltungsteil mit dem unteren Ausgangstransistor entsprechend spiegelbildlich arbeitet.
    In der Beschleunigungsschaltung ist die Reihenschaltung der Transistoren M90 und M91 mit dem Eingang des Inverters M92, M93 und dem Gate des oberen Ausgangstransistors M1 in einem Kopplungspunkt N3 gekoppelt. Einer der in Reihe geschalteten Transistoren ist ein NMOS Transistor M91, der mit der unteren Versorgungsspannung Vss, d.h. mit Masse gekoppelt ist und dessen Gate das Signal am Eingang DPU über einen Inverter IV1 zugeführt wird. Der zweite Transistor der Reihenschaltung ist ein PMOS Transistor M90, der zwischen dem Transistor M91 und Kopplungspunkt N3 angeordnet ist und dessen Gate mit dem Ausgang des Inverters M92, M93 gekoppelt ist. Ein weiterer PMOS Transistor M6 ist zwischen der oberen Versorgungsspannung und dem Kopplungspunkt N3 angeordnet, und ein anderer NMOS Transistor M3 ist mit dem Kopplungspunkt N3 gekoppelt. Ein Widerstand R2 ist zwischen dem Kopplungspunkt N3 und dem Gate des oberen Ausgangstransistors M1 eingefügt, um zu verhindern, daß ein auf den Ausgang eingestreuter Impuls einen Spannungsdurchschlag in der Gate-Drain-Strecke des Ausgangstransistors M1 verursacht. Zwischen dem Kopplungspunkt N3 und dem Ausgangsknoten N1 ist der Kondensator C1 angeordnet.
    Der Eingang DPU wird über einen Inverter IV1 mit den Gates des NMOS Transistors M91 und des PMOS Transistors M6 und über einen weiteren Inverter IV2 mit der Source des NMOS Transistor M3 gekoppelt. Ein mittlerer Spannungspegel wird dem Gate des NMOS Transistor M3 von einer Stromspiegelschaltung, die später beschrieben wird, zugeführt.
    Zunächst wird angenommen, daß das Signal am Eingang DPU sich auf einem hohen logischen Pegel befindet, der vom Inverter IV1 invertiert wird, wobei der NMOS Transistor M91 gesperrt wird und der PMOS Transistor M6 leitend wird. Da der NMOS Transistor M91 gesperrt ist, kann kein Strom aus dem Kopplungspunkt N3 nach Masse fließen, und weil die Versorgungsspannung Vcc über den PMOS Transistor M6 dem Kopplungspunkt N3 gekoppelt ist, wird der erste Ausgangstransistor M1 gesperrt. Weil der Inverter IV2 einen hohen Spannungspegel dem NMOS Transistor M3 zuführt, kann kein Strom aus dem Kopplungspunkt N3 über diesen Pfad nach Masse fließen. Da der Kopplungspunkt N3 eine Spannung annimmt, die gleich der oberen Versorgungsspannug Vcc ist, wird ein niedriger Spannungspegel dem Gate des PMOS Transistor M90 über den Inverter M92,M93 zugeführt, wobei der PMOS Transistor M90 leitend wird.
    Wenn das Signal am Eingang DPU von dem höheren Pegel zu einem niedrigen Pegel übergeht, nimmt der Ausgang des Inverters IV1 einen hohen Spannungspegel an, wobei der NMOS Transistor M91 leitend und der PMOS Transistor M6 gesperrt wird; über den NMOS Transistor M3 wird vom Inverter IV2 ein hochohmiger Pfad nach Masse freigegeben. Da ein Strom aus dem Kopplungspunkt N3 fließt, wird die Spannung am Gate des Ausgangstransistor M1 abnehmen. Dieser Strom verteilt sich auf zwei Zweige: Ein erster großer Strom, der über die Reihenschaltung der zwei komplementären Transistoren M90,M91, und ein zweiter Strom, der durch den NMOS Transistor M3 nach Masse fließt. Der erste große Strom fließt, bis der Spannungspegel im Kopplungspunkt N3 die Schwellspannung des PMOS Transistor M92 erreicht, wobei der Ausgang des Inverters umschalten wird und der PMOS Transistor M90 gesperrt wird. Dabei wird angenommen, daß der NMOS Transistor M93 hochohmig ist, und außerdem, daß die Schwellspannung des PMOS Transistors M92 etwas größer ist als die des Ausgangstransistors M1, da die Spannung an dessen Gate durch den Widerstand R2 und die Drain-Gate-Kapazität des Ausgangstransistors M1 der Spannung des Kopplungspunktes N3 etwas nacheilt. Bei gegebenen Werten dieser Elemente kann die Schwellspannung des PMOS-Transistors M92 so gewählt werden, daß das Ausgangssignal des Inverters gerade zu dem Zeitpunkt umschaltet und den PMOS Transistor M90 sperrt, wenn die Spannung direkt am Gate des Ausgangstransistors M1 die Schwellspannung erreicht hat. Damit wird die Wirkung der Beschleunigungsschaltung beendet, wenn die Spannung am Gate des Ausgangstransistors M1 schnell bis zur Schwellspannung gebracht worden ist.
    Der einzige Strom, der aus dem Kopplungspunkt N3 jetzt fließt, wird durch NMOS Transistor M3 abgeleitet. Die Spannung am Ausgangsknoten nimmt langsam zu; gleichzeitig nimmt die Spannung am Gate des Ausgangstransistor M1 ab. Die zunehmende Ausgangsspannung wird vom Kondensator C1 zum Kopplungspunkt N3 gekoppelt, wobei eine zu rasche Abnahme der Spannung am Gate des ersten Ausgangstransistors M1 ausgeglichen wird, um dadurch eine Ausgangssignal mit definierter Flankensteilheit zu erreichen, und zwar als eine lineare Funktion der Zeit.
    Das hier unterliegende Prinzip ist das des Miller-Integrators. Wenn eine Sprungfunktion einem Miller-Integrator als Eingangssignal zugeführt wird, bekommt man eine Funktion am Ausgang, die linear von der Zeit abhängt. Da die Flankensteilheit des Ausgangssignal begrenzt wird, wird die Ausstrahlung von hochfrequenten Störungen wesentlich verringert.
    Die Transistoren M49 bis M53 bilden die Stromspiegelschaltung. Diese weist eine erste zwischen der oberen Versorgungsspannung Vcc und Masse geschaltete Reihenschaltung auf, die aus einem Widerstand R1 und zwei NMOS Transistoren M49 und M50 besteht, wobei der Widerstand R1 und die Source des NMOS Transistors M49 mit der oberen Versorgungsspannung Vcc bzw. mit Masse gekoppelt sind und der NMOS Transistor M50 mit dem Widerstand R1 in einem ersten Ausgangsknoten N5 der Stromspiegelschaltung und mit der Drain des NMOS Transistors M49 gekoppelt ist. Das Gate des Transistors M50 ist mit dem Kopplungspunkt N5 verbunden.
    Die Stromspiegelschaltung weist eine zweite zwischen der oberen Versorgungsspannung Vcc und Masse geschaltete Reihenschaltung auf, die aus zwei PMOS Transistoren M53 und M51 und einem NMOS Transistor M52 besteht, wobei die Source des PMOS Transistors M53 und die Source des NMOS Transistors M52 mit der oberen Versorgungsspannung Vcc bzw. mit der Masse verbunden sind und der PMOS Transistor M51 mit dem PMOS Transistor M53 und in einem zweiten Ausgangsknoten N6 der Stromspiegelschaltung mit der Drain des NMOS Transistors M52 verbunden ist. Das Gate des PMOS Transistors M51 ist mit dem Kopplungspunkt N6 verbunden. Das Gate des NMOS Transistors M50 ist mit dem Gate des Transistors M52 verbunden.
    Die Kopplungspunkte N5 und N6 sind mit dem Gate des NMOS Transistors M3 bzw. mit dem Gate des PMOS Transistors M4 verbunden. Die Stromspiegelschaltung wird vom Eingangssignal PDWN angesteuert, welches direkt dem Gate des NMOS Transistors M49 und über einen Inverter IV5 dem Gate des PMOS Transistors M53 zugeführt wird.
    Ein erster Strom, der durch den Widerstand R1 und die NMOS Transistoren M49,M50 fließt, wird in einen zweiten Strom gespiegelt, der durch die Transistoren M51-M53 fließt.
    Wenn das Signal am Eingang PDWN einen hohen logischen Pegel annimmt, wird die Stromspiegelschaltung wirksam. Dabei werden die Leitfähigkeiten der Transistoren M3 und M4 durch die Spannungen, die an den Kopplungspunkten N5 und N6 entstehen, gesteuert und damit der Strom, den diese Transistoren vom Knoten N3 bzw. N4 ableiten. Über die Kapazität der Kondensatoren C1 und C2 wird dadurch die Flankensteilheit des Ausgangssignals bestimmt. Die Aufgabe der Kondensatoren C5,C6 ist nur, Schwankungen in der Spannungsversorgung Vcc und in der Masseleitung von den Gates des NMOS Transistors M3 und des PMOS Transistors M4 zu entkoppeln.
    Wenn das Signal am Eingang PDWN einen niedrigen logischen Pegel annimt, wird die Stromspiegelschaltung nicht wirksam, wobei die Gates der Transistoren M4 und M3 mit Masse bzw. der oberen Versorgungsspannung gekoppelt werden und die Transistoren gesättigt leiten. Dann wird die Flankensteilheit des Ausgangssignal nicht mehr kontrollierbar. Durch die Ausschaltung des Stromspiegelschaltung kann Leistung eingespart werden, was bei batteriebetriebenen Anwendungen sehr wichtig ist.
    Ferner besitzt die Ausgangstreiberschaltung nach der Erfindung die Fähigkeit, als Tri-State zu arbeiten. Wenn das Signal am Eingang DPU einen hohen und das Signal am Eingang DPD einen niedrigen logischen Pegel annehmen, werden beide Ausgangstransistoren M2,M1 gesperrt, wobei ein kleiner schwacher PMOS Transistor M11 leitend wird, der zwischen der Versorgungsspannung Vcc und dem Ausgangsknoten angeordnet ist. Dieser PMOS Transistor M11 ist hochohmig hergestellt, so daß ein extern angelegtes niedriges logisches Signal das Potential am Ausgangsknoten ohne weiteres herunterziehen kann und dieser Ausgangsknoten in diesem Zustand als Eingang verwendet werden kann.

    Claims (8)

    1. Ausgangstreiberschaltung mit einem ersten Ausgangstransistor (M1) zwischen einer ersten oberen Versorgungsspannung (Vcc) und einem Ausgangsknoten (N1), einem zweiten Ausgangstransistor (M2) zwischen dem Ausgangsknoten (N1) und einer unteren Versorgungsspannung (Vss), einem ersten Kondensator (C1) zwischen dem Gate des ersten Ausgangstransistor (M1) und dem Ausgangsknoten (N1), einem zweiten Kondensator (C2) zwischen dem Ausgangsknoten (N1) und dem Gate des zweiten Ausgangstransistor (M2), einer ersten Stromquelle (10), die mit dem ersten Kondensator (C2) und dem Gate des ersten Ausgangstransistors in einem ersten Kopplungspunkt (N3) verbunden ist zum Liefern eines ersten Stromes zum ersten Kopplungspunkt (N3), einer zweiten Stromquelle (20), die mit dem zweiten Kondensator (C1) und dem Gate des zweiten Ausgangstransistor (M2) in einem zweiten Kopplungspunkt (N4) verbunden ist zum Liefern eines zweiten Stromes zum zweiten Kopplungspunkt (N4), dadurch gekennzeichnet, daß eine erste Beschleunigungsschaltung (12), deren Eingang und Ausgang mit dem ersten Kopplungspunkt (N3) gekoppelt sind, und eine zweite Beschleunigungsschaltung (22), deren Eingang und Ausgang mit dem zweiten Kopplungspunkt (N4) gekoppelt sind, so gesteuert sind, daß sie bei Erreichen der Schwellspannung der Ausgangstransistoren (M1,M2) einen von den Beschleunigungsschaltungen erzeugten Strom, der wesentlich höher ist als der erste beziehungsweise zweite Strom, zur schnelleren Aufladung der Kondensatoren (C1,C2) beim Einschalten der Ausgangstransistoren (M1,M2) gezielt durch jeweils einen Schwellwertschalter (16,26), der im wesentlichen die gleiche Schwellspannung wie der zugehörige Ausgangstransistor hat, abschalten.
    2. Ausgangstreiberschaltung nach Anspruch 1,
      dadurch gekennzeichnet, daß die erste Stromquelle einen ersten NMOS Transistor (M3) und die zweite Stromquelle einen ersten PMOS Transistor (M4) enthält, wobei die Gates beider Transistoren mit Steuermitteln zum Steuern der Leitfähigkeit beider Transistoren in gleichem Ausmaß verbunden sind.
    3. Ausgangstreiberschaltung nach Anspruch 1,
      dadurch gekennzeichnet, daß die erste Beschleunigungsschaltung (12) einen zweiten PMOS (M92) und eine erste, aus einem dritten PMOS Transistor (M90) und einem zweiten NMOS Transistor (M91) bestehende Reihenschaltung enthält, und die zweite Beschleunigungsschaltung (22) einen dritten NMOS Transistor (M94) und eine zweite aus einem vierten PMOS Transistor (M97) und einem vierten NMOS Transistor (M96) bestehende Reihenschaltung enthält, daß die erste Reihenschaltung zwischen dem ersten Kopplungspunkt (N3) und der unteren Versorgungsspannung (Vss) angeordnet ist, wobei das Gate des dritten PMOS Transistors (M90) mit dem zweiten PMOS Transistor (M92) verbunden ist und ein erster Eingang (DPU) mit dem Gate des zweiten NMOS Transistors (M91) gekoppelt ist, daß die zweite Reihenschaltung zwischen der oberen Versorgungsspannung (Vcc) und dem zweiten Kopplungspunkt (N4) angeordnet ist, wobei das Gate des vierten NMOS Transistor (M96) mit dem dritten NMOS Transistor (M94) verbunden ist und ein zweiter Eingang (DPD) mit dem Gate des vierten PMOS Transistor (M97) gekoppelt ist, und daß die Schwellspannungen des ersten Ausgangstransistors (M1) und des zweiten PMOS Transistors (M92) sowie des zweiten Ausgangstransistors (M2) und des dritten NMOS Transistors (M94) im wesentlichen gleich sind.
    4. Ausgangstreiberschaltung nach Anspruch 3,
      dadurch gekennzeichnet, daß ein fünfter PMOS Transistor (M6) zwischen der oberen Versorgungsspannung (Vcc) und dem ersten Kopplungspunkt (N3) und ein fünfter NMOS Transistor (M5) zwischen dem zweiten Kopplungspunkt (N4) und der unteren Versorgungsspannung (Vss) geschaltet sind, daß der erste Eingang (DPU) ferner dem Gate des fünften PMOS Transistors (M6), und der zweite Eingang (DPD) ferner mit dem Gate des fünften NMOS Transistors (M5) gekoppelt ist.
    5. Ausgangstreiberschaltung nach Anspruch 2 und 3,
      dadurch gekennzeichnet, daß der erste Eingang (DPU) über einen ersten Inverter (IV2) mit dem ersten NMOS Transistor (M3) und das zweite Eingangssignal (DPD) über einen zweiten Inverter (IV4) mit dem ersten PMOS Transistor (M4) gekoppelt ist.
    6. Ausgangstreiberschaltung nach einem der Ansprüche 2 bis 5,
      dadurch gekennzeichnet, daß die Leitfähigkeit des ersten NMOS Transistors (M3) und des ersten PMOS Transistors (M4) über einen dritten Eingang (PDWN) steuerbar ist.
    7. Ausgangstreiberschaltung nach einem der Ansprüche 2 bis 6,
      dadurch gekennzeichnet, daß ein erster Ausgang einer Stromspiegelschaltung (R1, M49-M53) mit dem Gate des ersten NMOS Transistors (M3) und ein zweiter Ausgang der Stromspiegelschaltung mit dem Gate des ersten PMOS Transistors (M4) verbunden sind.
    8. Ausgangstreiberschaltung nach Anspruch 6 und 7,
      dadurch gekennzeichnet, daß, wenn sich das dritte Eingangssignal (PDWN) in einem ersten logischen Zustand befindet, der erste NMOS Transistor (M3) und der erste PMOS Transistor (M4) gesättigt leitend werden, und wenn sich das dritte Eingangssignal (PDWN) in einem zweiten logischen Zustand befindet, die Leitfähigkeit des ersten NMOS (M3) und des ersten PMOS (M4) von der Stromspiegelschaltung bestimmt wird.
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