JPH0897706A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0897706A JPH0897706A JP6229308A JP22930894A JPH0897706A JP H0897706 A JPH0897706 A JP H0897706A JP 6229308 A JP6229308 A JP 6229308A JP 22930894 A JP22930894 A JP 22930894A JP H0897706 A JPH0897706 A JP H0897706A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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Abstract
(57)【要約】
【目的】 消費電流の増大、アクセス時間の低速化およ
びマスクサイズを増大させることなく、昇圧を確実かつ
十分に行うことができる出力バッファ回路を実現するこ
と。 【構成】 縦続接続された第１および第２のＮＭＯＳト
ランジスタからなる出力バッファと、電源電位を昇圧し
て出力する昇圧回路と、前記出力バッファの電源側のＮ
ＭＯＳトランジスタのゲート電位を入力信号のレベル変
化に対応して前記昇圧電源回路の出力レベルまでレベル
シフトさせるレベル変換回路を有し、レベル変換回路は
コンデンサを用いることなく構成されている。
びマスクサイズを増大させることなく、昇圧を確実かつ
十分に行うことができる出力バッファ回路を実現するこ
と。 【構成】 縦続接続された第１および第２のＮＭＯＳト
ランジスタからなる出力バッファと、電源電位を昇圧し
て出力する昇圧回路と、前記出力バッファの電源側のＮ
ＭＯＳトランジスタのゲート電位を入力信号のレベル変
化に対応して前記昇圧電源回路の出力レベルまでレベル
シフトさせるレベル変換回路を有し、レベル変換回路は
コンデンサを用いることなく構成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路内に設け
られる出力バッファ回路に関する。
られる出力バッファ回路に関する。
【０００２】
【従来の技術】最近、記憶容量が４Ｍｂｉｔから１６Ｍ
ｂｉｔにかけての半導体メモリの大部分は動作電源電圧
が３．３Ｖ程度の低電圧品となっている。このような動
作電源電圧の低下に伴なって、ＴＴＬ高レベル（２．４
Ｖ）の出力電圧を得ることが難しくなった。
ｂｉｔにかけての半導体メモリの大部分は動作電源電圧
が３．３Ｖ程度の低電圧品となっている。このような動
作電源電圧の低下に伴なって、ＴＴＬ高レベル（２．４
Ｖ）の出力電圧を得ることが難しくなった。
【０００３】ＴＴＬ高レベル出力を安定して得るための
対策として、今までは、データ出力端子にハイレベルを
供給するＮＭＯＳトランジスタのゲートレベルをブース
トして昇圧させ、ＴＴＬ高レベルのデータについては供
給電圧レベルで出力させるという方法がとられている。
対策として、今までは、データ出力端子にハイレベルを
供給するＮＭＯＳトランジスタのゲートレベルをブース
トして昇圧させ、ＴＴＬ高レベルのデータについては供
給電圧レベルで出力させるという方法がとられている。
【０００４】図４および図５は上述したような出力バッ
ファ回路の従来例の構成を示す回路図である。
ファ回路の従来例の構成を示す回路図である。
【０００５】図４に示す従来例は、ＮＡＮＤゲート４０
１，４０２，４０９、ＰＭＯＳトランジスタ４０３、Ｎ
ＭＯＳトランジスタ４０４，４０７，４０８、インバー
タ４０５，４１０，４１３、遅延回路４０６、コンデン
サ４１１、出力トランジスタ４１２，４１５および出力
端子４１４より構成されている。
１，４０２，４０９、ＰＭＯＳトランジスタ４０３、Ｎ
ＭＯＳトランジスタ４０４，４０７，４０８、インバー
タ４０５，４１０，４１３、遅延回路４０６、コンデン
サ４１１、出力トランジスタ４１２，４１５および出力
端子４１４より構成されている。
【０００６】本従来例において、ＮＡＮＤゲート４０
１，４０２のそれぞれは、メモリセル読み出しの際に出
力されるＯＵＴＨ、ＯＵＴＬと読み出し用の信号ＯＥ
（アウトプット・イネーブル）との否定論理和を出力す
るもので、該出力によって出力トランジスタ４１２，４
１５のそれぞれを駆動する。低レベル出力用の出力トラ
ンジスタ４１５についての駆動回路としては単純にイン
バータ４１３が設けられるだけであるが、高レベル出力
用の出力トランジスタ４１２には第１の経路および第２
の経路からの２つの駆動信号が加えられる構成となって
いる。第１の経路には、ＰＭＯＳトランジスタ４０３、
ＮＭＯＳトランジスタ４０４，４０７，４０８とが設け
られ、第２の経路にはインバータ４０５，４１０、遅延
回路４０６、ナンドゲート４０９およびコンデンサ４１
１とが設けられ、第２の経路を通る信号は、遅延回路４
０６により所定時間遅れて節点Ｃに到達するように構成
されている。
１，４０２のそれぞれは、メモリセル読み出しの際に出
力されるＯＵＴＨ、ＯＵＴＬと読み出し用の信号ＯＥ
（アウトプット・イネーブル）との否定論理和を出力す
るもので、該出力によって出力トランジスタ４１２，４
１５のそれぞれを駆動する。低レベル出力用の出力トラ
ンジスタ４１５についての駆動回路としては単純にイン
バータ４１３が設けられるだけであるが、高レベル出力
用の出力トランジスタ４１２には第１の経路および第２
の経路からの２つの駆動信号が加えられる構成となって
いる。第１の経路には、ＰＭＯＳトランジスタ４０３、
ＮＭＯＳトランジスタ４０４，４０７，４０８とが設け
られ、第２の経路にはインバータ４０５，４１０、遅延
回路４０６、ナンドゲート４０９およびコンデンサ４１
１とが設けられ、第２の経路を通る信号は、遅延回路４
０６により所定時間遅れて節点Ｃに到達するように構成
されている。
【０００７】上記のように構成される本従来例におい
て、メモリセルの読み出し信号が"High"のときには、出
力ＯＵＴＨが"High"、出力ＯＵＴＬが"Low"となる。ま
た、読み出し動作の際には信号ＯＥは"High"となってい
るため、出力ＯＵＴＨおよび信号ＯＥを入力とするＮＡ
ＮＤゲート４０１の出力は"Low"となる。ＮＡＮＤゲー
ト４０１の出力が"High"となると、第１の経路を構成す
る節点Ｂおよび節点ＣがＶＣＣレベルまで昇圧され始め
る。節点Ｂおよび節点ＣがＶCCレベルまで昇圧された
頃、第２の経路を構成する節点Ｄを通った信号により、
すでにＶCCレベルとされたコンデンサ４１１がポンピン
グされ、節点Ｃを充分な電位とする。
て、メモリセルの読み出し信号が"High"のときには、出
力ＯＵＴＨが"High"、出力ＯＵＴＬが"Low"となる。ま
た、読み出し動作の際には信号ＯＥは"High"となってい
るため、出力ＯＵＴＨおよび信号ＯＥを入力とするＮＡ
ＮＤゲート４０１の出力は"Low"となる。ＮＡＮＤゲー
ト４０１の出力が"High"となると、第１の経路を構成す
る節点Ｂおよび節点ＣがＶＣＣレベルまで昇圧され始め
る。節点Ｂおよび節点ＣがＶCCレベルまで昇圧された
頃、第２の経路を構成する節点Ｄを通った信号により、
すでにＶCCレベルとされたコンデンサ４１１がポンピン
グされ、節点Ｃを充分な電位とする。
【０００８】図５に示される従来例は特開平４−２３２
６９０号公報に開示されている構成のものである。本従
来例は、ＮＡＮＤゲート５０１，５０２、ＮＭＯＳトラ
ンジスタ５０３，５０４，５０６〜５０８，５１０，５
１３、コンデンサ５０５，５１１、ＰＭＯＳトランジス
タ５０９，５１２、インバータ５１４、出力トランジス
タ５１５，５１７および出力端子５１６から構成されて
いる。
６９０号公報に開示されている構成のものである。本従
来例は、ＮＡＮＤゲート５０１，５０２、ＮＭＯＳトラ
ンジスタ５０３，５０４，５０６〜５０８，５１０，５
１３、コンデンサ５０５，５１１、ＰＭＯＳトランジス
タ５０９，５１２、インバータ５１４、出力トランジス
タ５１５，５１７および出力端子５１６から構成されて
いる。
【０００９】本従来例においては、メモリセルの読み出
し信号が"High"のときには出力ＯＵＴＨが"High"、出力
ＯＵＴＬが"Low"となる。出力ＯＵＴＨが"High"となる
と、節点Ａが"Low"となる。これにより節点Ｎ３がコン
デンサ５０５を経てＶCC−２ＶTN（ＶTNはＮＭＯＳトラ
ンジスタのスレッショルド電圧）程度に低くなり、同時
に節点Ｎ４は"Low"→"High"、節点Ｎ６も"Low"→"High"
になる。節点Ｎ４が"High"になることによりコンデンサ
５１１を経て、節点Ｎ５の電位が出力トランジスタ５１
５が完全に導通するレベルまで上昇する。
し信号が"High"のときには出力ＯＵＴＨが"High"、出力
ＯＵＴＬが"Low"となる。出力ＯＵＴＨが"High"となる
と、節点Ａが"Low"となる。これにより節点Ｎ３がコン
デンサ５０５を経てＶCC−２ＶTN（ＶTNはＮＭＯＳトラ
ンジスタのスレッショルド電圧）程度に低くなり、同時
に節点Ｎ４は"Low"→"High"、節点Ｎ６も"Low"→"High"
になる。節点Ｎ４が"High"になることによりコンデンサ
５１１を経て、節点Ｎ５の電位が出力トランジスタ５１
５が完全に導通するレベルまで上昇する。
【００１０】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路のいずれにおいても、出力トランジスタのゲ
ート接点を昇圧する際、まず、その節点を充電し、充電
が終わってからコンデンサで昇圧するという手段が採ら
れている。充電が終わってからコンデンサで昇圧すると
きのタイミングは、アクセス時間を速くするためにギリ
ギリのところで設計されていた。このため製造条件のバ
ラツキやノイズによりそのタイミングがズレることが多
く、昇圧が十分に行われないという問題点がある。
ッファ回路のいずれにおいても、出力トランジスタのゲ
ート接点を昇圧する際、まず、その節点を充電し、充電
が終わってからコンデンサで昇圧するという手段が採ら
れている。充電が終わってからコンデンサで昇圧すると
きのタイミングは、アクセス時間を速くするためにギリ
ギリのところで設計されていた。このため製造条件のバ
ラツキやノイズによりそのタイミングがズレることが多
く、昇圧が十分に行われないという問題点がある。
【００１１】また、タイミングを調整するための遅延回
路や、昇圧用のコンデンサを出力バッファ回路内で使用
するために、出力バッファ回路における消費電流が増大
するとともにアクセス時間の低速化の原因ともなり、さ
らに、回路の複雑化によりマスクサイズが増大してしま
うとい問題点がある。
路や、昇圧用のコンデンサを出力バッファ回路内で使用
するために、出力バッファ回路における消費電流が増大
するとともにアクセス時間の低速化の原因ともなり、さ
らに、回路の複雑化によりマスクサイズが増大してしま
うとい問題点がある。
【００１２】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、消費電流の増
大、アクセス時間の低速化およびマスクサイズを増大さ
せることなく、昇圧を確実かつ十分に行うことができる
出力バッファ回路を実現することを目的とする。
る問題点に鑑みてなされたものであって、消費電流の増
大、アクセス時間の低速化およびマスクサイズを増大さ
せることなく、昇圧を確実かつ十分に行うことができる
出力バッファ回路を実現することを目的とする。
【００１３】
【課題を解決するための手段】本発明の出力バッファ回
路は、縦続接続された第１および第２のＮＭＯＳトラン
ジスタからなる出力バッファと、電源電位を昇圧して出
力する昇圧回路と、前記出力バッファの電源側のＮＭＯ
Ｓトランジスタのゲート電位を入力信号のレベル変化に
対応して前記昇圧電源回路の出力レベルまでレベルシフ
トさせるレベル変換回路を有し、前記レベル変換回路
は、ソースに前記昇圧電源出力が印加される第１のＰＭ
ＯＳトランジスタと、コレクタが前記第１のＰＭＯＳト
ランジスタのコレクタに接続され、ゲートには前記入力
信号が印加され、ソースが接地された第３のＮＭＯＳト
ランジスタと、ソースに前記昇圧電源出力が印加され、
ゲートは前記第１のＰＭＯＳトランジスタのコレクタお
よび第３のＮＭＯＳトランジスタのコレクタに共通に接
続される第２のＰＭＯＳトランジスタと、コレクタが前
記第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳト
ランジスタのコレクタと共通に接続されて出力端とさ
れ、ソースが接地される第４のＮＭＯＳトランジスタ
と、前記入力信号を反転増幅して前記第４のＮＭＯＳト
ランジスタのゲートに印加するインバータから構成され
ることを特徴とする。
路は、縦続接続された第１および第２のＮＭＯＳトラン
ジスタからなる出力バッファと、電源電位を昇圧して出
力する昇圧回路と、前記出力バッファの電源側のＮＭＯ
Ｓトランジスタのゲート電位を入力信号のレベル変化に
対応して前記昇圧電源回路の出力レベルまでレベルシフ
トさせるレベル変換回路を有し、前記レベル変換回路
は、ソースに前記昇圧電源出力が印加される第１のＰＭ
ＯＳトランジスタと、コレクタが前記第１のＰＭＯＳト
ランジスタのコレクタに接続され、ゲートには前記入力
信号が印加され、ソースが接地された第３のＮＭＯＳト
ランジスタと、ソースに前記昇圧電源出力が印加され、
ゲートは前記第１のＰＭＯＳトランジスタのコレクタお
よび第３のＮＭＯＳトランジスタのコレクタに共通に接
続される第２のＰＭＯＳトランジスタと、コレクタが前
記第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳト
ランジスタのコレクタと共通に接続されて出力端とさ
れ、ソースが接地される第４のＮＭＯＳトランジスタ
と、前記入力信号を反転増幅して前記第４のＮＭＯＳト
ランジスタのゲートに印加するインバータから構成され
ることを特徴とする。
【００１４】本発明の他の形態による出力バッファ回路
では、前記レベル変換回路は、ソースに前記昇圧電源出
力が印加される第１のＰＭＯＳトランジスタと、コレク
タが前記第１のＰＭＯＳトランジスタのコレクタに接続
され、ゲートには前記入力信号が印加され、ソースが接
地された第３のＮＭＯＳトランジスタと、ソースに前記
昇圧電源出力が印加され、ゲートは前記第１のＰＭＯＳ
トランジスタのコレクタおよび第３のＮＭＯＳトランジ
スタのコレクタに共通に接続される第２のＰＭＯＳトラ
ンジスタと、コレクタが前記第１のＰＭＯＳトランジス
タおよび第２のＰＭＯＳトランジスタのコレクタと共通
に接続されて出力端とされ、ソースには前記入力信号が
印加され、ゲートには常に電源電位が印加される第４の
ＮＭＯＳトランジスタから構成されることを特徴とす
る。
では、前記レベル変換回路は、ソースに前記昇圧電源出
力が印加される第１のＰＭＯＳトランジスタと、コレク
タが前記第１のＰＭＯＳトランジスタのコレクタに接続
され、ゲートには前記入力信号が印加され、ソースが接
地された第３のＮＭＯＳトランジスタと、ソースに前記
昇圧電源出力が印加され、ゲートは前記第１のＰＭＯＳ
トランジスタのコレクタおよび第３のＮＭＯＳトランジ
スタのコレクタに共通に接続される第２のＰＭＯＳトラ
ンジスタと、コレクタが前記第１のＰＭＯＳトランジス
タおよび第２のＰＭＯＳトランジスタのコレクタと共通
に接続されて出力端とされ、ソースには前記入力信号が
印加され、ゲートには常に電源電位が印加される第４の
ＮＭＯＳトランジスタから構成されることを特徴とす
る。
【００１５】
【作用】本発明の出力バッファ回路では、あらかじめ昇
圧電源回路によって作られた昇圧電源をレベル変換回路
を介してレベルシフトさせ、出力トランジスタのゲート
に印加している。レベル変換回路は、上記のようにコン
デンサを用いることなく構成されているので、充電動作
がなくなり、動作速度を向上することができる。
圧電源回路によって作られた昇圧電源をレベル変換回路
を介してレベルシフトさせ、出力トランジスタのゲート
に印加している。レベル変換回路は、上記のようにコン
デンサを用いることなく構成されているので、充電動作
がなくなり、動作速度を向上することができる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の実施例の構成を示す回路
図、図３は図１中の各部の動作を示す動作特性図であ
る。
て説明する。図１は本発明の実施例の構成を示す回路
図、図３は図１中の各部の動作を示す動作特性図であ
る。
【００１７】本実施例は、昇圧回路１０１、ＮＡＮＤゲ
ート１０２，１０３、レベル変換回路１０４ＰＭＰＳト
ランジスタ１０５、ＮＭＯＳトランジスタ１０６、イン
バータ１０７、ＮＭＯＳトランジスタである出力トラン
ジスタ１０８，１０９および出力端子１１０から構成さ
れている。
ート１０２，１０３、レベル変換回路１０４ＰＭＰＳト
ランジスタ１０５、ＮＭＯＳトランジスタ１０６、イン
バータ１０７、ＮＭＯＳトランジスタである出力トラン
ジスタ１０８，１０９および出力端子１１０から構成さ
れている。
【００１８】本実施例は縦続接続された出力トランジス
タ１０８，１０９にて構成される出力バッファの電源側
となる出力トランジスタ１０５のゲートに、昇圧回路１
０１にて昇圧された電位まで入力信号をレベルシフトす
るレベル変換回路１０４の出力を印加するものである。
において、ＮＡＮＤゲート１０２，１０３のそれぞれ
は、メモリセル読み出しの際に出力されるＯＵＴＨ、Ｏ
ＵＴＬと読み出し用の信号ＯＥ（アウトプット・イネー
ブル）との否定論理和を出力する。ＮＡＮＤゲート１０
３の出力はインバータ１０７を介して出力トランジスタ
のゲートに印加される。昇圧回路１０１は電源電位ＶCC
を昇圧し、ＶBとして出力する。レベル変換回路１０４
は昇圧回路１０１の出力電位ＶBの供給を受けるもの
で、ＮＡＮＤゲート１０２の出力を受けてそのレベル変
化に対応してダイナミックに昇圧回路１０１の出力レベ
ルＶBに上昇させる。レベル変換回路１０４の出力はＰ
ＭＯＳトランジスタ１０５およびＮＭＯＳトランジスタ
１０６のゲートに印加される。ＰＭＯＳトランジスタ１
０５，ＮＭＯＳトランジスタ１０６のコレクタは共通に
出力トランジスタ１０８のゲートに接続され、ＰＭＯＳ
トランジスタ１０５のソースには昇圧回路１０１の出力
電位ＶBが印加され、ＮＭＯＳトランジスタ１０６のソ
ースは接地されている。出力トランジスタ１０８のソー
スは電源電位ＶCCと接続され、出力トランジスタ１０９
のソースは接地されている。
タ１０８，１０９にて構成される出力バッファの電源側
となる出力トランジスタ１０５のゲートに、昇圧回路１
０１にて昇圧された電位まで入力信号をレベルシフトす
るレベル変換回路１０４の出力を印加するものである。
において、ＮＡＮＤゲート１０２，１０３のそれぞれ
は、メモリセル読み出しの際に出力されるＯＵＴＨ、Ｏ
ＵＴＬと読み出し用の信号ＯＥ（アウトプット・イネー
ブル）との否定論理和を出力する。ＮＡＮＤゲート１０
３の出力はインバータ１０７を介して出力トランジスタ
のゲートに印加される。昇圧回路１０１は電源電位ＶCC
を昇圧し、ＶBとして出力する。レベル変換回路１０４
は昇圧回路１０１の出力電位ＶBの供給を受けるもの
で、ＮＡＮＤゲート１０２の出力を受けてそのレベル変
化に対応してダイナミックに昇圧回路１０１の出力レベ
ルＶBに上昇させる。レベル変換回路１０４の出力はＰ
ＭＯＳトランジスタ１０５およびＮＭＯＳトランジスタ
１０６のゲートに印加される。ＰＭＯＳトランジスタ１
０５，ＮＭＯＳトランジスタ１０６のコレクタは共通に
出力トランジスタ１０８のゲートに接続され、ＰＭＯＳ
トランジスタ１０５のソースには昇圧回路１０１の出力
電位ＶBが印加され、ＮＭＯＳトランジスタ１０６のソ
ースは接地されている。出力トランジスタ１０８のソー
スは電源電位ＶCCと接続され、出力トランジスタ１０９
のソースは接地されている。
【００１９】上記のように構成される本実施来例におい
て、スタンバイ時には、出力ＯＵＴＨ、出力ＯＵＴＬは
ともに"Low"であり、信号ＯＥは読み出し動作なので"Hi
gh"となっている。このため出力トランジスタ１０８，
１０９のゲートレベルはともに"Low"となり、出力端子
１１０はハイインピーダンスの状態である。
て、スタンバイ時には、出力ＯＵＴＨ、出力ＯＵＴＬは
ともに"Low"であり、信号ＯＥは読み出し動作なので"Hi
gh"となっている。このため出力トランジスタ１０８，
１０９のゲートレベルはともに"Low"となり、出力端子
１１０はハイインピーダンスの状態である。
【００２０】メモリセルの読み出し信号が"High"のと
き、まず、出力ＯＵＴＨが"High"になる。これをＮＡＮ
Ｄゲート１０２が受け、節点ＡはＶCCレベルから接地レ
ベルに引き抜かれる。該節点Ａの電位を受けるレベル変
換回路１０４は、スタンバイ時に昇圧電位ＶBだった出
力を接地電位に引き抜き、節点Ｂの電位が接地電位とな
る。これにより節点Ｂの電位を入力とするＮＭＯＳトラ
ンジスタ１０６はオフし、ＰＭＯＳトランジスタ１０５
はオンするため、ＰＭＯＳトランジスタ１０５を通っ
て"High"を出力する出力トランジスタ１０８のゲート節
点Ｃが昇圧電位ＶBまで充電される。一例として、ＶCC
３．３Ｖの時、昇圧電位ＶBを４．９Ｖとすることで確
実な読み出し動作を行うことができた。
き、まず、出力ＯＵＴＨが"High"になる。これをＮＡＮ
Ｄゲート１０２が受け、節点ＡはＶCCレベルから接地レ
ベルに引き抜かれる。該節点Ａの電位を受けるレベル変
換回路１０４は、スタンバイ時に昇圧電位ＶBだった出
力を接地電位に引き抜き、節点Ｂの電位が接地電位とな
る。これにより節点Ｂの電位を入力とするＮＭＯＳトラ
ンジスタ１０６はオフし、ＰＭＯＳトランジスタ１０５
はオンするため、ＰＭＯＳトランジスタ１０５を通っ
て"High"を出力する出力トランジスタ１０８のゲート節
点Ｃが昇圧電位ＶBまで充電される。一例として、ＶCC
３．３Ｖの時、昇圧電位ＶBを４．９Ｖとすることで確
実な読み出し動作を行うことができた。
【００２１】図２（ａ），（ｂ）は、図１中のレベル変
換回路１０４の具体例の構成を示す回路図である。
換回路１０４の具体例の構成を示す回路図である。
【００２２】図２（ａ）に示すレベル変換回路は、昇圧
電源２００、ＰＭＯＳトランジスタ２０１，２０２、Ｎ
ＭＯＳトランジスタ２０３，２０４およびインバータ２
０５から構成されている。ＰＭＯＳトランジスタ２０
３，２０４のソースには昇圧電源２００の出力が供給さ
れ、コレクタはＮＭＯＳトランジスタ２０３，２０４の
コレクタに接続されるとともに互いのベースに接続され
ている。ＮＭＯＳトランジスタ２０３，２０４のソース
は接地され、ＮＭＯＳトランジスタ２０４のコレクタは
ＰＭＯＳトランジスタのコレクタとともに出力端とされ
る。入力信号はＮＭＯＳトランジスタ２０３のゲート、
およびインバータ２０５を介してＮＭＯＳトランジスタ
２０２のゲートに印加されている。
電源２００、ＰＭＯＳトランジスタ２０１，２０２、Ｎ
ＭＯＳトランジスタ２０３，２０４およびインバータ２
０５から構成されている。ＰＭＯＳトランジスタ２０
３，２０４のソースには昇圧電源２００の出力が供給さ
れ、コレクタはＮＭＯＳトランジスタ２０３，２０４の
コレクタに接続されるとともに互いのベースに接続され
ている。ＮＭＯＳトランジスタ２０３，２０４のソース
は接地され、ＮＭＯＳトランジスタ２０４のコレクタは
ＰＭＯＳトランジスタのコレクタとともに出力端とされ
る。入力信号はＮＭＯＳトランジスタ２０３のゲート、
およびインバータ２０５を介してＮＭＯＳトランジスタ
２０２のゲートに印加されている。
【００２３】上記のように構成されるレベル変換回路に
おいて、"High"の信号が入力されたときにはＰＭＯＳト
ランジスタ２０２およびＮＭＯＳトランジスタ２０３が
導通し、昇圧電源２００により昇圧された電位が出力さ
れる。また、"Low"の信号が入力された場合にはＰＭＯ
Ｓトランジスタ２０１およびＮＭＯＳトランジスタ２０
４が導通し、接地電位が出力される。
おいて、"High"の信号が入力されたときにはＰＭＯＳト
ランジスタ２０２およびＮＭＯＳトランジスタ２０３が
導通し、昇圧電源２００により昇圧された電位が出力さ
れる。また、"Low"の信号が入力された場合にはＰＭＯ
Ｓトランジスタ２０１およびＮＭＯＳトランジスタ２０
４が導通し、接地電位が出力される。
【００２４】図２（ｂ）に示すレベル変換回路は、昇圧
電源２１０、ＰＭＯＳトランジスタ２１１，２１２およ
びＮＭＯＳトランジスタ２１３，２１４から構成されて
いる。ＰＭＯＳトランジスタ２１３，２１４のソースに
は昇圧電源２１０の出力が供給され、コレクタはＮＭＯ
Ｓトランジスタ２１３，２１４のコレクタに接続される
とともに互いのベースに接続されている。ＮＭＯＳトラ
ンジスタ２１３のソースは接地され、ＮＭＯＳトランジ
スタ２１４は、ゲートに電源電位ＶCCが印加されて常に
導通状態に置かれており、そのコレクタはＰＭＯＳトラ
ンジスタのコレクタとともに出力端とされる。入力信号
はＮＭＯＳトランジスタ２１３のゲート、およびＮＭＯ
Ｓトランジスタ２１２のソースに印加されている。
電源２１０、ＰＭＯＳトランジスタ２１１，２１２およ
びＮＭＯＳトランジスタ２１３，２１４から構成されて
いる。ＰＭＯＳトランジスタ２１３，２１４のソースに
は昇圧電源２１０の出力が供給され、コレクタはＮＭＯ
Ｓトランジスタ２１３，２１４のコレクタに接続される
とともに互いのベースに接続されている。ＮＭＯＳトラ
ンジスタ２１３のソースは接地され、ＮＭＯＳトランジ
スタ２１４は、ゲートに電源電位ＶCCが印加されて常に
導通状態に置かれており、そのコレクタはＰＭＯＳトラ
ンジスタのコレクタとともに出力端とされる。入力信号
はＮＭＯＳトランジスタ２１３のゲート、およびＮＭＯ
Ｓトランジスタ２１２のソースに印加されている。
【００２５】上記のように構成されるレベル変換回路に
おいて、"High"の信号が入力されたときにはＰＭＯＳト
ランジスタ２１２およびＮＭＯＳトランジスタ２１３が
導通し、昇圧電源２１０により昇圧された電位が出力さ
れる。また、"Low"の信号が入力された場合には常に導
通状態に置かれるＮＭＯＳトランジスタ２１４を通っ
て"Low"がそのまま出力される。
おいて、"High"の信号が入力されたときにはＰＭＯＳト
ランジスタ２１２およびＮＭＯＳトランジスタ２１３が
導通し、昇圧電源２１０により昇圧された電位が出力さ
れる。また、"Low"の信号が入力された場合には常に導
通状態に置かれるＮＭＯＳトランジスタ２１４を通っ
て"Low"がそのまま出力される。
【００２６】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００２７】タイミングを調整用の回路も、ポンピング
するためのコンデンサも必要なく、ただレベル変換回路
を介すだけであるため、ノイズ等によるスキューずれで
発生するゲート節点の充電不足の心配がない。また、回
路も単純であることからマスクサイズは約半分で済む。
従来と比べアクセスは約１ｎｓｅｃとすることができ、
高速なものとなる。さらに消費電流も低く抑えることが
できるという効果がある。
するためのコンデンサも必要なく、ただレベル変換回路
を介すだけであるため、ノイズ等によるスキューずれで
発生するゲート節点の充電不足の心配がない。また、回
路も単純であることからマスクサイズは約半分で済む。
従来と比べアクセスは約１ｎｓｅｃとすることができ、
高速なものとなる。さらに消費電流も低く抑えることが
できるという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】（ａ），（ｂ）のそれぞれは図１中のレベル変
換回路の具体例の回路図である。
換回路の具体例の回路図である。
【図３】図１に示した実施例の各部の動作を示す波形図
である。
である。
【図４】従来例の構成を示す図である。
【図５】従来例の構成を示す図である。
１０１ 昇圧回路 １０２，１０３ ＮＡＮＤゲート １０４ レベル変換回路 １０５，２０１，２０２，２１１，２１２ ＰＭＯＳ
トランジスタ １０６，２０３，２０４，２１３，２１４ ＮＭＯＳ
トランジスタ １０７，２０５ インバータ １０８，１０９ 出力トランジスタ １１０ 出力端子 ２００，２１０ 昇圧電源
トランジスタ １０６，２０３，２０４，２１３，２１４ ＮＭＯＳ
トランジスタ １０７，２０５ インバータ １０８，１０９ 出力トランジスタ １１０ 出力端子 ２００，２１０ 昇圧電源
Claims (2)
- 【請求項１】 縦続接続された第１および第２のＮＭＯ
Ｓトランジスタからなる出力バッファと、 電源電位を昇圧して出力する昇圧回路と、 前記出力バッファの電源側のＮＭＯＳトランジスタのゲ
ート電位を入力信号のレベル変化に対応して前記昇圧電
源回路の出力レベルまでレベルシフトさせるレベル変換
回路を有し、 前記レベル変換回路は、ソースに前記昇圧電源出力が印
加される第１のＰＭＯＳトランジスタと、 コレクタが前記第１のＰＭＯＳトランジスタのコレクタ
に接続され、ゲートには前記入力信号が印加され、ソー
スが接地された第３のＮＭＯＳトランジスタと、 ソースに前記昇圧電源出力が印加され、ゲートは前記第
１のＰＭＯＳトランジスタのコレクタおよび第３のＮＭ
ＯＳトランジスタのコレクタに共通に接続される第２の
ＰＭＯＳトランジスタと、 コレクタが前記第１のＰＭＯＳトランジスタおよび第２
のＰＭＯＳトランジスタのコレクタと共通に接続されて
出力端とされ、ソースが接地される第４のＮＭＯＳトラ
ンジスタと、 前記入力信号を反転増幅して前記第４のＮＭＯＳトラン
ジスタのゲートに印加するインバータから構成されるこ
とを特徴とする出力バッファ回路。 - 【請求項２】 縦続接続された第１および第２のＮＭＯ
Ｓトランジスタからなる出力バッファと、 電源電位を昇圧して出力する昇圧回路と、 前記出力バッファの電源側のＮＭＯＳトランジスタのゲ
ート電位を入力信号のレベル変化に対応して前記昇圧電
源回路の出力レベルまでレベルシフトさせるレベル変換
回路を有し、 前記レベル変換回路は、ソースに前記昇圧電源出力が印
加される第１のＰＭＯＳトランジスタと、 コレクタが前記第１のＰＭＯＳトランジスタのコレクタ
に接続され、ゲートには前記入力信号が印加され、ソー
スが接地された第３のＮＭＯＳトランジスタと、 ソースに前記昇圧電源出力が印加され、ゲートは前記第
１のＰＭＯＳトランジスタのコレクタおよび第３のＮＭ
ＯＳトランジスタのコレクタに共通に接続される第２の
ＰＭＯＳトランジスタと、 コレクタが前記第１のＰＭＯＳトランジスタおよび第２
のＰＭＯＳトランジスタのコレクタと共通に接続されて
出力端とされ、ソースには前記入力信号が印加され、ゲ
ートには常に電源電位が印加される第４のＮＭＯＳトラ
ンジスタから構成されることを特徴とする出力バッファ
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229308A JPH0897706A (ja) | 1994-09-26 | 1994-09-26 | 出力バッファ回路 |
| EP95115149A EP0703670B1 (en) | 1994-09-26 | 1995-09-26 | Output buffer circuit |
| DE69515407T DE69515407T2 (de) | 1994-09-26 | 1995-09-26 | Ausgangspufferschaltung |
| KR1019950033786A KR100262233B1 (ko) | 1994-09-26 | 1995-09-26 | 출력 버퍼 회로(Output buffer circuit) |
| US08/533,830 US5646571A (en) | 1994-09-26 | 1995-09-26 | Output buffer circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229308A JPH0897706A (ja) | 1994-09-26 | 1994-09-26 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897706A true JPH0897706A (ja) | 1996-04-12 |
Family
ID=16890111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229308A Pending JPH0897706A (ja) | 1994-09-26 | 1994-09-26 | 出力バッファ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5646571A (ja) |
| EP (1) | EP0703670B1 (ja) |
| JP (1) | JPH0897706A (ja) |
| KR (1) | KR100262233B1 (ja) |
| DE (1) | DE69515407T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006310898A (ja) * | 2005-04-26 | 2006-11-09 | Fuji Electric Device Technology Co Ltd | ドライブ回路 |
| KR100833400B1 (ko) * | 2001-12-15 | 2008-05-28 | 주식회사 하이닉스반도체 | 출력 버퍼 |
| CN108206689A (zh) * | 2016-12-19 | 2018-06-26 | 上海安其威微电子科技有限公司 | 电平转换驱动电路 |
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| GB2332793A (en) * | 1997-12-24 | 1999-06-30 | Ericsson Telefon Ab L M | Voltage doubling circuit for MOS transistor gate drive |
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1994
- 1994-09-26 JP JP6229308A patent/JPH0897706A/ja active Pending
-
1995
- 1995-09-26 KR KR1019950033786A patent/KR100262233B1/ko not_active IP Right Cessation
- 1995-09-26 EP EP95115149A patent/EP0703670B1/en not_active Expired - Lifetime
- 1995-09-26 US US08/533,830 patent/US5646571A/en not_active Expired - Fee Related
- 1995-09-26 DE DE69515407T patent/DE69515407T2/de not_active Expired - Fee Related
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| CN108206689B (zh) * | 2016-12-19 | 2024-02-23 | 上海安其威微电子科技有限公司 | 电平转换驱动电路 |
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| KR960012722A (ko) | 1996-04-20 |
| EP0703670B1 (en) | 2000-03-08 |
| EP0703670A2 (en) | 1996-03-27 |
| DE69515407D1 (de) | 2000-04-13 |
| EP0703670A3 (en) | 1996-09-11 |
| KR100262233B1 (ko) | 2000-07-15 |
| DE69515407T2 (de) | 2000-07-27 |
| US5646571A (en) | 1997-07-08 |
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