JPH04232690A - データ出力バッファ回路 - Google Patents

データ出力バッファ回路

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JPH04232690A
JPH04232690A JP3003676A JP367691A JPH04232690A JP H04232690 A JPH04232690 A JP H04232690A JP 3003676 A JP3003676 A JP 3003676A JP 367691 A JP367691 A JP 367691A JP H04232690 A JPH04232690 A JP H04232690A
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章揆 李
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、データ出力バッファ
に関するもので、特に、高集積半導体メモリ素子のデー
タ出力バッファ回路に関するものである。
【０００２】
【従来の技術】最近、半導体メモリ素子が１６Ｍｂｉｔ
以上に高集積化されることにつれ、基本素子たとえばＭ
ＯＳトランジスタのサイズがサブミクロン単位に小さく
なる。従って、基本素子のサイズ減少による半導体素子
の動作速度の改善及び信頼性向上のための多大な研究が
要求される。
【０００３】これら高集積半導体メモリは、ＣＭＯＳ及
びＮＭＯＳ回路として具現される。通常的に半導体メモ
リ素子、たとえばＤＲＡＭ素子はそのデータ出力端子の
ファンアウト（ｆａｎ　ｏｕｔ）　を大きくするために
電流駆動能力の大きいデータ出力バッファ回路を具備す
る。データ出力バッファ回路は、供給電圧ラインとグラ
ウンドラインとの間に直列連結されたプルアップ素子と
プルダウン素子を具備する。データ出力バッファ回路は
、プルアップ素子とプルダウン素子の共通接続ノードに
連なるデータ出力端子に、データ信号が“ハイ”で出力
される時にはプルアップ素子を通じて供給電圧Ｖｃｃを
印加し、データ信号が“ロー”で出力される時にはプル
ダウン素子を通じてグラウンド電位値を連結する。
【０００４】ＮＭＯＳトランジスタでデータ出力バッフ
ァのプルアップ及びプルダウン素子を具現する場合、デ
ータ“ハイ”出力時に供給電圧ＶｃｃからＮＭＯＳトラ
ンジスタのスレショルド電圧ＶＴＮほど減少された電圧
がデータ出力端子に供給されるので、データ“ハイ”の
動作マージンも減少されて動作速度が遅くなる短所を有
する。一方、ＣＭＯＳトランジスタをもってデータ出力
バッファの出力端子を具現する場合、供給電圧レベルの
データ“ハイ”が得られるし、動作速度も改善される。 しかしＣＭＯＳ回路で珍しく招かれるラッチアップ（ｌ
ａｔｃｈ　ｕｐ）等の問題点を有する。
【０００５】このような問題点の改善策として、ＮＭＯ
Ｓトランジスタで具現したデータ出力バッファにブート
ストラップ回路を採用して、このブートストラップ回路
によりプルアップ素子を昇圧された電圧に駆動させるこ
とによって、データ“ハイ”を供給電圧レベルで出力さ
せることができた。
【０００６】しかし、ブースティング（ｂｏｏｓｔｉｎ
ｇ）方式のデータ出力バッファは、低レベル供給電圧で
は動作マージン及び動作速度改善等の効果が得られるが
、高レベル供給電圧ではデータの状態遷移時の問題点が
露出されている。すなわち、より大きい過駆動によるリ
ンギング（ｒｉｎｇｉｎｇ）　現象が発生し、その結果
最大低レベル電圧ＶＯＬ〔ｍａｘ〕を超える副次的なオ
ーバーシュートが発生する。このオーバーシュートは低
レベル雑音余裕ＮＭＬを減少させ、かつ安定の低レベル
出力の到達時間を長くさせるので、アクセスタイムが長
くなる問題をおこす。低レベル雑音余裕ＮＭＬは被駆動
素子の最大低レベル入力電圧ＶＩＬ〔ｍａｘ〕と駆動素
子の最大低レベル電圧ＶＯＬ〔ｍａｘ〕の差によって決
定される。
【０００７】
【発明が解決しようとする課題】まず、この発明を説明
する前に、従来技術について説明する。
【０００８】図１（本願出願人が先出願した大韓民国特
許出願第８９−１１９９５号の図１）の回路では、半導
体メモリチップのイネーブル状態で、一番目読み取りサ
イクル時、Ａノードの電圧がＶｃｃ−ＶＴＮでポンピン
グされる。従ってポンピングレベルが低くその結果デー
タ“ハイ”のアクセスタイムが長くなる。
【０００９】ポンピングレベルを高めるため、ポンピン
グコンデンサＣ１のキャップサイズを大きくすれば、低
レベルＶｃｃで動作速度の減少は防止できるが、高レベ
ルでは供給電圧及びグラウンドラインノイズを起こす。 また、小さいポンピングコンデンササイズでも高レベル
Ｖｃｃの場合にはインバリッド（ｉｎｖａｌｉｄ）　“
ハイ”電圧レベルが高い値を有するので、バリッド（ｖ
ａｌｉｄ）　“ロー”遷移時にアンダーシューティング
現象によるグラウンドラインノイズが問題となる。
【００１０】図２（大韓民国特許出願第８９−１１９９
５号の図２）の回路では、初期ポンピング回路３を通し
てＡノードの電圧を完全Ｖｃｃにさせることによって、
同一のポンピングコンデンササイズでも一番目の読み取
りサイクル時のブースディング電圧レベルが高い。しか
し、高レベルＶｃｃでインバリッド“ハイ”による供給
電圧ラインノイズはやはり大きく、これを減少せしめる
ためにはプルダウントランジスタのサイズを縮めるか、
ゲーティング信号の上昇遷移を緩慢せしめるべきである
が、このときは必然的に動作速度が遅くなる。
【００１１】これを改善するため、図３（大韓民国特許
出願第８９−１１９９５号の図３）の回路では、補助ポ
ンピングコンデンサＣ３及び補助プルダウントランジス
タＭ６を補助手段として更に具備して、予め設定された
供給電圧レベル以下では上記補助手段を動作させ、動作
速度を向上せしめ、供給電圧及びグラウンドラインノイ
ズが問題となる上記予め設定された供給電圧レベル以上
では上記補助手段を動作させないことによってラインノ
イズを大幅減少させる。しかし、図３の回路では補助ポ
ンピングコンデンサＣ３及び補助プルダウントランジス
タＭ６と、これらを制御するためのコントロール手段Ｎ
Ｏ１，ＮＯ２がさらに具備されるので、回路構成が複雑
になり面積を占めて高集積化を妨げる。
【００１２】従って、本発明の目的は前述した従来技術
の問題点を解決するため、データロー状態遷移時ローノ
イズマージンを向上させ得るデータ出力バッファを提供
することである。
【００１３】本発明の他の目的は、外部供給電圧の変動
に拘らず、いつも一定の昇圧された電圧を有するデータ
出力バッファを提供することである。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め、この発明は、非反転及び反転データ信号がそれぞれ
印加される一対のデータラインと、出力イネーブル信号
に応答して上記非反転及び反転データ信号をゲーティン
グするための出力ゲート手段と、第１供給電圧ラインと
グラウンドラインとの間に直列に連なる一対のプルアッ
プ及びプルダウンＮＭＯＳトランジスタと、上記第１供
給電圧ラインに供給される第１供給電圧を入力して所定
レベル以上では第１供給電圧にかかわらず一定レベルの
第２供給電圧を発生するための供給電圧変換回路と、上
記第２供給電圧を受け入れて先充電され、上記出力ゲー
ト手段を通過した非反転データ信号のハイレベル出力時
に上記プルアップＮＭＯＳトランジスタを完全に導通状
態で駆動するためのブートストラップ回路を具備したこ
とを特徴とする。
【００１５】
【作用】このような構成のため、本発明では高レベルの
供給電圧では供給電圧と関係ない一定のブースティング
電圧を提供することによって、データの状態遷移時発生
されるリンギング現象によるノイズが改善され動作速度
も向上される。
【００１６】
【実施例】添付した図面を参照して本発明の好適な実施
例を詳細に説明する。
【００１７】図４はこの発明による改善されたデータ出
力バッファの望ましい実施例の回路図である。図４で、
データ出力バッファは一対のデータラインＤＬ，ＤＬＢ
、出力ゲート手段１０、一対のプルアップ及びプルダウ
ンＮＭＯＳトランジスタＮＭ１，ＮＭ２、ブートストラ
ップ回路２０及び供給電圧変換回路３０を具備する。 上記一対のデータラインＤＬ，ＤＬＢには、データリー
ド時に図示しないメモリセルから読み出されたデータを
センシング（ｓｅｎｓｉｎｇ）　増幅するセンス増幅器
から非反転及び反転データ信号がそれぞれ印加される。 上記出力ゲート手段１０は、出力イネーブル信号ＯＥに
応答して上記一対のデータラインＤＬ，ＤＬＢにそれぞ
れ載せられた非反転及び反転データ信号をゲーティング
するためのＮＡＮＤ回路ＮＡ１，ＮＡ２及びインバータ
ＩＮＶ１を具備する。
【００１８】上記反転データ信号ＤＬＢは、上記ＮＡＮ
Ｄ回路ＮＡ１，ＮＡ２を通過して上記インバータＩＮＶ
１から反転され上記プルダウントランジスタＮＭ２のゲ
ートに加わる。上記非反転データ信号ＤＬはＮＡＮＤゲ
ートＮＡ１を通過してブートストラップ回路２０を経て
上記プルアップＮＭＯＳトランジスタＮＭ１のゲートに
加わる。上記プルアップ及びプルダウンＮＭＯＳトラン
ジスタＮＭ１，ＮＭ２は、第１供給電圧ラインＳＬ１（
Ｖｃｃ１　電圧レベル）とグラウンドラインＳＬ２（Ｖ
ｓｓ電圧もしくはゼロ電圧レベル）との間に互いに直列
に連なる。プルアップＮＭＯＳトランジスタＮＭ１はデ
ータ“ハイ”駆動時にゲート電極に昇圧された電圧が加
われば完全にターンオンされノードＮ１にＶｃｃ１　を
出力する。プルダウンＮＭＯＳトランジスタＮＭ２は、
データロー駆動時、ゲート電極に反転データ信号の“ハ
イ”状態が加わってターンオンされノードＮ１にグラウ
ンド電位を出力する。ノードＮ１は出力ラインＤＯを経
てデータ出力端子ＤＯＵＴに連なる。上記出力ラインＤ
ＯはノードＮ１とデータ出力端子ＤＯＵＴとの間に直列
で結合されるインダクタンス成分Ｌを提供し、上記デー
タ出力端子ＤＯＵＴとグラウンドラインＳＬ２との間に
はコンダクタンスＣ成分が存する。このインダクタンス
成分Ｌとコンダクタンス成分Ｃはデータ出力の状態遷移
時リンギング現象のためノイズを発生し動作速度を減少
させる。
【００１９】上記ブートストラップ回路２０は主コンデ
ンサＭＣ及び副コンデンサＳＣと、ＮＭＯＳトランジス
タＮＭ３〜ＮＭ９及びＰＭＯＳトランジスタＰＭ１，Ｐ
Ｍ２を具備する。ＮＭＯＳ及びＰＭＯＳトランジスタＮ
Ｍ３，ＰＭ１は、ノードＮ５とグラウンドラインＳＬ２
との間でＣＭＯＳインバータを構成する。上記ＮＭＯＳ
及びＰＭＯＳトランジスタＮＭ３，ＰＭ１のゲート電極
が共通に接続されるノードＮ２には上記出力ゲート手段
１０のＮＡＮＤゲートＮＡ１の出力端子が連結される。 また、これらのドレーン電極が共通に接続されるノード
Ｎ６にはプルアップＮＭＯＳトランジスタＮＭ１のゲー
ト電極が連結される。
【００２０】ＮＭＯＳ及びＰＭＯＳトランジスタＮＭ４
，ＰＭ２より構成されるＣＭＯＳインバータは第２供給
電源ラインＳＬ３とグラウンドラインＳＬ２との間に連
結される。上記ＰＭＯＳ及びＮＭＯＳトランジスタＰＭ
２，ＮＭ４のゲート電極はノードＮ２に共通連結され、
これらドレーン電極はノードＮ４に共通連結される。上
記ノードＮ４とノードＮ５との間には主コンデンサＭＣ
が連結される。第２供給電圧ラインＳＬ３とノード５に
はＮＭＯＳトランジスタＮＭ５の上記ドレーン及びソー
ス電極にそれぞれ連結され、このＮＭＯＳトランジスタ
ＮＭ５のゲート電極が連結されるノードＮ３とノードＮ
２との間には副コンデンサＳＣが連結される。第２供給
電圧ラインＳＬ３とノード３にはＮＭＯＳトランジスタ
ＮＭ６，ＮＭ７のドレーン及びソース電極がそれぞれ連
結される。ＮＭＯＳトランジスタＮＭ６のゲート電極は
ノード５に連結され、ＮＭＯＳトランジスタＮＭ７のゲ
ート電極はそのドレーン電極に連結される。第１供給電
圧ラインＳＬ１とノードＮ３との間にはドレーン及びゲ
ート電極が連結されたダイオード形態のＮＭＯＳトラン
ジスタＮＭ８，ＮＭ９よりなる過電流制限手段２１が連
結される。過電流制限手段２１はノードＮ３の電圧レベ
ルがＶｃｃ＋２ＶＴＮ以上にされると導通され第１供給
電源ラインＳＬ１で過電流をバイパスさせることによっ
て、ノードＮ３の電圧レベルが必要以上に上昇すること
を防止する。ここで過電流制限手段２１は、一定のスレ
ショルド電圧を有するダイオード、制御ダイオード等の
一方向電流導通素子であれば充分であろう。
【００２１】上記コンデンサＳＣ，ＭＣは、ＮＭＯＳト
ランジスタのゲート電極とチャンネル領域との間のコン
デンサを利用したものである。
【００２２】上記供給電圧変換回路３０は、第１供給電
圧ラインＳＬ１とグラウンドラインＳＬ２との間に連結
され、第２供給電圧Ｖｃｃ２　を第２供給電圧ラインＳ
Ｌ３に供給する。これは、第１供給電圧Ｖｃｃ１　のレ
ベルが予め設定されたレベル以下では第１供給電圧Ｖｃ
ｃ１　をそのまま発生し、上記予め設定されたレベル以
上ではこの設定されたレベルを有する第２供給電圧Ｖｃ
ｃ２　を発生する。一実施例の供給電圧変換回路３０は
図５に示したように基準電圧発生器３１、第１及び第２
差動増幅器３２，３３、電流リミッタ３４、第１及び第
２電力トランジスタ３５，３６及び出力電圧検出器３７
よりなる。
【００２３】この供給電圧変換回路３０の出力電圧Ｖｃ
ｃ２　は、Ｖｃｃ２　＝ＶＲＥＦ×（１＋Ｒ１／Ｒ２）
（Ｖ）の関係式により決定される。この供給電圧変換回
路３０は本願出願人が大韓民国特許出願第８９−５７９
２号に出願し、引き続きこの出願の発明者が「セミコン
ダクターテクニカルジャーナル（Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒｎａｌ）　Ｖｏ
ｌ．４、Ｎｏ．１、６月、１９８９の１〜６ページ」に
論文発表したもので、この論文３ページの第３図に示し
ている。ここで、供給電圧変換回路はこの実施例に採用
されたのみならず、この発明による技術的範囲内の供給
電圧変換回路であれば充分だということに留意すべきで
ある。
【００２４】第１供給電圧Ｖｃｃ１　は、５Ｖが基準レ
ベル、４Ｖ以下が低レベル、６Ｖ以上が高レベルをなす
。 供給電圧変換手段３０の第２供給電圧Ｖｃｃ２　は、第
１供給電圧Ｖｃｃ１　の４Ｖ以上では４Ｖの出力レベル
を維持する。
【００２５】図４で、出力ディスエーブル状態であれば
ノードＮ２の電位はハイレベルなので、ＮＭＯＳトラン
ジスタＮＭ３を通して先充電されたコンデンサＳＣのポ
ンピング作用によりノードＮ３はＶｃｃ２　＋２ＶＴＮ
に昇圧されている。ここでＶＴＮはＮＭＯＳトランジス
タのスレショルド電圧である。また、ＮＭＯＳトランジ
スタＮＭ４がターンオンされノードＮ４はローレベルと
なり、ＮＭＯＳトランジスタＮＭ５が昇圧された電圧Ｖ
ｃｃ２　＋２ＶＴＮにより完全ターンオンされるので、
主コンデンサＭＣに充分な電流が供給されノードＮ５は
第２供給電圧Ｖｃｃ２　に充電される。この際、ＰＭＯ
ＳトランジスタＰＭ１はターンオフ状態を維持する。従
って、プルアップ及びプルダウンＮＭＯＳトランジスタ
ＮＭ１，ＮＭ２はすべてターンオフ状態を維持するので
出力ノードＮ１はハイインピーダンス状態になる。
【００２６】出力イネーブル状態でデータ出力“ハイ”
駆動時にはノードＮ２の電位がハイ状態からロー状態に
減少される。この状態遷移によりノードＮ３の電圧はＶ
ｃｃ２　＋２ＶＴＮからＶｃｃ２　−２ＶＴＮ程度に低
くなる。 同時にＰＭＯＳトランジスタＰＭ１はターンオンされる
ので、ノードＮ６には主コンデンサＭＣに充電されたＶ
ｃｃ２　電圧が印加されプルアップトランジスタＮＭ１
はターンオンされる。またノードＮ４にＰＭＯＳトラン
ジスタＰＭ２を通してＶｃｃ２　電圧が印加されるので
ノードＮ５の電位はＶｃｃ２　＋２ＶＴＮに上昇される
。従って、プルアップトランジスタＮＭ１はこのＶｃｃ
２　＋２ＶＴＮにより完全に導通されるのでノードＮ１
の電位は第１供給電圧Ｖｃｃ１　レベルに上昇される。 この際、出力端子ＤＯＵＴの波形にはインダクタンス成
分Ｌ及びキャパシタンス成分Ｃによるリンギング現象に
オーバシュートが発生する。また、ノードＮ５の電位が
Ｖｃｃ２　＋２ＶＴＮに上昇すれば、ＮＭＯＳトランジ
スタＮＭ６も完全に導通し、副コンデンサＳＣに充電電
流を供給する。従って、ノードＮ３の電位はＶｃｃ２　
−２ＶＴＮからＶｃｃ２　−ＶＴＮになり、次にＶｃｃ
２　で維持される。
【００２７】データハイ状態からロー状態に遷移時には
、ノードＮ２電位がハイレベルになるので、ノードＮ６
の電位はグラウンド電位になりプルアップトランジスタ
ＮＭ１はターンオフされプルダウントランジスタＮＭ２
はターンオンされるのでノードＮ１の電位はＶｃｃ１　
のレベルからグラウンドレベルに落ちる。
【００２８】また、ノードＮ２の電位がハイレベルにな
るのとノードＮ４の電位がローレベルになるのでノード
Ｎ５の電位はＶｃｃ２　−２ＶＴＮに落ちる。そして、
ノードＮ３の電位はＶｃｃ２　＋２ＶＴＮに上昇される
。従って、ＮＭＯＳトランジスタＮＭ５が完全にターン
オンされ、ノードＮ５の電位はＶｃｃ２　のレベルを維
持する。
【００２９】上記ノードＮ３に瞬間的なオーバローディ
ングにより過電流が流入され、Ｎ３の電位がＶｃｃ２　
＋２ＶＴＮ以上に上昇すれば、過電流制限手段のＮＭＯ
ＳトランジスタＮＭ８，ＮＭ９がターンオンされ第１供
給電圧ラインにバイパスされるので、過電流から保護さ
れる。
【００３０】図６は図４のこの発明による回路に高レベ
ル供給電圧、たとえば６Ｖの供給電圧が印加される場合
、各ノード電圧とデータ出力電圧との関係を示した波形
図である。プルアップトランジスタＮＭ１のゲート電極
と結合されるノードＮ５の電圧波形図ＶＮ５が供給電圧
と関係なしに一定の値、すなわち、Ｖｃｃ２　＋２ＶＴ
Ｎに固定される。ここで、Ｖｃｃ２　値が４Ｖであり、
ＶＴＮ値がおよそ１ＶであればＶｃｃ２　＋２ＶＴＮ値
は６Ｖとなる。従って、プルアップトランジスタＮＭ１
のドレーン電極に供給される第１供給電圧Ｖｃｃ１　が
６Ｖでありゲート電極に印加される昇圧された電圧がＶ
Ｎ５が６ＶなのでプルアップトランジスタＮＭ１は完全
にターンオンされなくなる。このため、データ出力ハイ
レベルはＶｃｃ１　−ＶＴＮ値である５Ｖ程度に上昇さ
れる。
【００３１】図７は図４の回路のブートストラップ回路
２０に第２供給電圧Ｖｃｃ２　ではない６Ｖの第１電源
電圧Ｖｃｃ１　が供給される場合、各ノード電圧とデー
タ出力電圧との関係を示した波形図である。すなわち、
プルアップトランジスタＮＭ１のゲート電極に供給され
るノードＮ５の電圧ＶＮ５が供給電圧レベルにより変動
するので８Ｖ程度に上昇する。従って、プルアップトラ
ンジスタＮＭ１は完全にターンオンされるので、データ
出力信号は第１供給電圧、すなわち６Ｖのスイングを有
する。このため、形態遷移時発生されるリンギング現象
によるオーバーシュートが大きく生じる。
【００３２】これは被駆動素子にノイズとして提供され
、安定の状態に回復される時間が長いので動作速度が遅
くなる。
【００３３】
【発明の効果】以上に示したように、この発明ではデー
タ出力信号のスイングが第１供給電圧のレベル変動と関
係なしに特定レベル以上では一定に維持されるので、Ｖ
ｃｃ及びグラウンドノイズの発生が減少され、状態遷移
時リンギング現象による副次的なオーバーシュートが減
少する。このため、安定な状態の復帰時間が短くて上昇
時間又は下降時間は短くなる。これは動作速度の向上に
寄与する。
【００３４】この発明は前述した実施例にのみに限らず
、この発明の技術的思想と範囲内でいろいろの変形が可
能であり、請求範囲によってのみ限定されることが理解
できる。
【図面の簡単な説明】
【図１】従来のデータ出力バッファの回路図である。
【図２】従来のデータ出力バッファの他の回路図である
。
【図３】従来のデータ出力バッファの回路図である。
【図４】本発明によるデータ出力バッファの望ましい一
実施例の回路図である。
【図５】図４のデータ出力バッファの供給電圧変換手段
のブロック図である。
【図６】高レベルＶｃｃ１　が図４のデータ出力バッフ
ァ回路に印加される時、各ノード電圧とデータ出力電圧
との関係を示した波形図である。
【図７】図４のブートストラップ回路に第２電源電圧Ｖ
ｃｃ２　でない高レベルの第１電源電圧Ｖｃｃ１　が供
給される場合に各ノード電圧とデータ出力電圧との関係
を示した波形図である。
【符号の説明】
１０　　出力ゲート手段 ２０　　ブートストラップ回路 ３０　　過電流制限手段 ＳＬ１　　第１供給電圧ライン ＳＬ２　　グラウンドライン ＳＬ３　　第２供給電圧ライン ＭＣ　　主コンデンサ又は第１コンデンサＳＬ　　副コ
ンデンサ又は第２コンデンサＮＭ１〜ＮＭ９　　ＮＭＯ
ＳトランジスタＰＭ１，ＰＭ２　　ＰＭＯＳトランジス
タＮＡ１，ＮＡ２　　ＮＡＮＤゲート ＤＬ　　非反転データライン ＤＢＬ　　反転データライン

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　非反転及び反転データ信号がそれぞれ
    印加される一対のデータライン、出力イネーブル信号に
    応答して前記非反転及び反転データ信号をゲーティング
    するための出力ゲート手段、第１供給電圧ラインとグラ
    ウンドラインとの間に直列に連なった一対のプルアップ
    及びプルダウンＮＭＯＳトランジスタ、前記第１供給電
    圧ラインに供給される第１供給電圧を入力して所定レベ
    ル以上では第１供給電圧にかかわらず一定レベルの第２
    供給電圧を発生するための供給電圧変換回路、前記第２
    供給電圧を受け入れて先充電され前記出力ゲート手段を
    通してデータ“ハイ”駆動時に前記プルアップＮＭＯＳ
    トランジスタを昇圧された電圧レベルで駆動するための
    ブートストラップ回路を具備したことを特徴とするデー
    タ出力バッファ回路。
  2. 【請求項２】　　前記供給電圧変換回路の所定レベルは
    ４Ｖであることを特徴とする請求項１記載のデータ出力
    バッファ回路。
  3. 【請求項３】　　前記ブートストラップ回路は前記第２
    供給電圧で先充電される第１コンデンサＭＣと、前記第
    １コンデンサに第２供給電圧を結合させるための第１Ｎ
    ＭＯＳトランジスタＮＭ５と、前記第１ＮＭＯＳトラン
    ジスタをデータ“ハイ”駆動時、完全にターンオンさせ
    るための第２コンデンサＳＣと、前記第２コンデンサを
    先充電させるためめ前記第２供給電圧を結合させる第２
    及び第３ＮＭＯＳトランジスタＮＭ６，ＮＭ７と、前記
    第２コンデンサに過電流が流入されることを制限するた
    めの過電流制限手段ＮＭ８，ＮＭ９と、前記第１コンデ
    ンサの一側端子とグラウンドラインとの間に連結され、
    前記データ“ハイ”駆動時に前記第１コンデンサの一側
    端子の昇圧された電圧を前記プルアップトランジスタの
    ゲート電極に伝達し、外の動作モードではグラウンド電
    位を伝達するための第１ＣＭＯＳインバータＰＭ１，Ｎ
    Ｍ３と、前記第２供給電圧ラインＳＬ３とグラウンドラ
    インＳＬ２との間に連なり、前記データ“ハイ”駆動時
    には前記第１コンデンサの他側端子に第２供給電圧を伝
    達し、その他の動作モードではグラウンド電位を伝達す
    るための第２ＣＭＯＳインバータＰＭ２，ＮＭ４を具備
    してなることを特徴とする請求項１記載のデータ出力バ
    ッファ回路。
  4. 【請求項４】　　前記第２ＮＭＯＳトランジスタＮＭ６
    は前記第２供給電圧ラインＳＬ３に連なるドレーン電極
    、前記第１コンデンサＭＣの一側端子に連なるゲート電
    極及び前記第２コンデンサＳＣの一側端子に連結された
    ソース電極を有し、前記第３ＮＭＯＳトランジスタＮＭ
    ７は第２供給電圧ラインＳＬ３に連なるドレーン電極、
    前記ドレーン電極に連なるゲート電極、及び前記第２コ
    ンデンサＳＣの一側端子に連結されたソース電極を有す
    ることを特徴とする請求項３記載のデータ出力バッファ
    回路。
  5. 【請求項５】　　前記過電流制限手段ＮＭ８，ＮＭ９は
    、前記第２コンデンサＳＣの一側端子と第１供給電圧ラ
    インＳＬ１との間にそのドレーンとゲートが連結された
    二つのＮＭＯＳトランジスタを直列に連結してなること
    を特徴とする請求項３記載のデータ出力バッファ回路。
  6. 【請求項６】　　前記出力ゲート手段は前記出力イネー
    ブル信号に応答して前記非反転データラインを前記ブー
    トストラップ回路に結合するための第１ＮＡＮＤゲート
    と、前記出力イネーブル信号に応答して前記反転データ
    ラインをインバータを通して前記プルダウンＮＭＯＳト
    ランジスタのゲート電極に結合するための第２ＮＡＮＤ
    ゲートを具備することを特徴とする請求項１記載のデー
    タ出力バッファ回路。
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