KR940008662B1 - Mos 출력버퍼 - Google Patents

Mos 출력버퍼 Download PDF

Info

Publication number
KR940008662B1
KR940008662B1 KR1019920018469A KR920018469A KR940008662B1 KR 940008662 B1 KR940008662 B1 KR 940008662B1 KR 1019920018469 A KR1019920018469 A KR 1019920018469A KR 920018469 A KR920018469 A KR 920018469A KR 940008662 B1 KR940008662 B1 KR 940008662B1
Authority
KR
South Korea
Prior art keywords
output
nmos transistor
pull
voltage
signal
Prior art date
Application number
KR1019920018469A
Other languages
English (en)
Other versions
KR940010523A (ko
Inventor
정성욱
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019920018469A priority Critical patent/KR940008662B1/ko
Publication of KR940010523A publication Critical patent/KR940010523A/ko
Application granted granted Critical
Publication of KR940008662B1 publication Critical patent/KR940008662B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

MOS 출력버퍼
제1도는 종래의 MOS 출력버퍼를 나타낸 회로도.
제2도는 제1도의 승압된 전압과 출력단자의 신호전압의 파형을 나타낸 타이밍도.
제3도는 본 발명에 의한 MOS 출력버퍼를 나타낸 회로도.
제4도는 제3도의 승압된 전압과 출력단자의 신호전압의 파형을 나타낸 타이밍도.
본 발명은 MOS 출력버퍼에 관한 것으로, 특히 승압된 전압에 의해 구동되는 MOS 출력버퍼에 관한 것이다.
CMOS형 반도체 메모리 장치는 CMOS 회로 구성의 래치업 문제점을 해결하기 위하여 출력버퍼의 풀업드라이버를 PMOS 트랜지스터 대신 NMOS 트랜지스터로 구성하고, 데이타 "하이" 출력시에 상승천이 시간을 고속으로 하기 위하여 풀업 NMOS 트랜지스터의 게이트에 승압된 전압을 인가해서 풀업 NMOS 트랜지스터가 충분히 턴온되도록 하여 출력단자의 하이 신호 레벨을 전원전압레벨로 구동하고 있다. 그러나 풀업 NMOS 트랜지스터의 게이트 전압을 승압된 전압을 사용하기 때문에 출력단자의 하이신호레벨이 필요이상으로 높아지게 되어 데이타가 "하이"에서 "로우"로 천이할 때 접지선 노이즈가 크게 발생하게 되고 이 접지선 노이즈는 접지선을 따라 내부조직회로에 전달되어 오동작을 유발시키는 문제점이 있었다.
더구나, 최근에는 반도체 메모리 장치의 대용량화, 고속화 추세에 따라 다량의 정보를 고속으로 억세스하기 위해서 데이타독출방식이 바이트 와이드(Byte Wide)화 되고 있다. 따라서 바이트 와이드 방식으로 데이타를 독출할 경우에는 다수의 출력버퍼들이 동시에 "하이"에서 "로우"로 천이하는 경우가 발생되므로 이때에는 더 큰 접지선 잡음이 발생되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래의 기술의 문제점을 해결하기 위하여 풀업 NMOS 트랜지스터의 게이트에 인가되는 승압된 전압을 출력단자의 신호전압레벨에 따라 일정하게 클램핑함으로써 접지선 잡음을 억제할 수 있는 MOS 출력버퍼를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 드레인에는 외부전압전압이 결합되고, 소오스에서 출력단자가 연결되고, 데이타 "하이" 출력에 응답하여 상기 출력단자를 고전위로 구동하기 위한 풀업 NMOS 트랜지스터; 드레인에는 상기 출력단자가 연결되고, 소오스에는 접지전압이 결합되고, 데이타 "로우"출력에 응답하여 상기 출력단자를 저전위로 구동하기 위한 풀다운 NMOS 트랜지스터; 상기 데이타 "하이"출력에 응답하여 승압된 전압을 상기 풀업 NMOS 트랜지스터의 게이트에 공급하기 위한 승압회로수단; 상기 출력단자의 신호전압레벨이 소정기준전압레벨 이상인가를 검출하기 위한 검출회로수단; 및 상기 검출회로수단의 검출신호에 응답하여 상기 승압된 전압레벨을 소정전압레벨로 클램핑시키기 위한 클램핑회로수단을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다. 먼저 본 발명을 설명하기에 앞서서 제1도 및 제2도를 참조하여 종래 기술을 설명하면 다음과 같다.
제1도를 참조하면, 종래의 NMOS 출력버퍼는 풀업 NMOS 트랜지스터(PU), 풀다운 NMOS 트랜지스터(PD) 승압회로수단(BT), 인버터(INV3), 낸드게이트(ND2,ND3)를 구비한다.
낸드게이트(ND2,ND3)는 출력인에이블 신호(OE)에 응답하여 내부조직회로(미도시)에서 공급되는 한쌍의 상보형 데이타 신호(D,DB)를 게이트한다.
인버터(INV3)는 낸드게이트(ND3)의 출력을 입력하여 풀다운 NMOS 트랜지스터(PD)를 구동한다. 승압회로수단(BT)는 출력인에이블신호(OE)의 하강천이시에 제1승압된 전압신호를 발생하고 출력인에이블 상태에서 데이타 "하이"출력에 의한 제2승압된 전압신호에 의해 내부기준전압레벨(VCN)로 충전되는 부승압회로수단을 구비한다. 부승압회로수단은 부캐패시터(SC), 다이오드로 동작되는 NMOS 트랜지스터(NM1), 노드전압(VN3)을 VCN十VT로 클램핑하기 위한 NMOS 트랜지스터(NM3,NM4), 부캐패시터(SC)를 VCN레벨로 충전시키기 위한 NMOS 트랜지스터(NM2), 부캐패시터(SC)를 구동하기 위한 노아게이트(NR1) 및 인버터(INV1)로 구성한다. 승압회로수단(BT)은 상기 제1승압된 전압신호에 의해 상기 내부기준전압(VCN) 레벨로 선충전되고, 출력인에이블 상태에서 데이타 "하이"출력에 응답하여 상기 제2승압된 전압신호를 발생하는 주승압회로수단을 구비한다. 주승압회로수단은 주캐패시터(MC), 다이오드로 동작하는 NMOS 트랜지스터(NM6), 주캐패시터를 내부기준전압(VCN) 레벨로 충전시키기 위한 NMOS 트랜지스터(NM5), 주캐패시터(MC)를 구동하는 인버터(INV2)로 구성한다. 승압회로수단(BT)은 상기 주승압회로수단의 출력노드(N4)와 상기 풀업 NMOS 트랜지스터(PU)의 게이트사이에 접속되고, 데이타 "하이"출력에 응답해서 턴온되어 상기 제2승압된 전압신호를 풀업 NMOS 트랜지스터(PU)의 게이트에 공급하는 것을 스위칭하는 PMOS 트랜지스터(PM1)와, 상기 풀업 NMOS 트랜지스터(PU)의 게이트와 접지전압(VSS또는 GND)사이에 접속되고 상기 데이타 "하이"출력에 응답해서 풀다운 구동하기 위한 NMOS 트랜지스터(NM3)와, 출력인에이블 신호(OE)에 응답하여 데이타신호(D)를 게이팅하여 인버터(INV1,INV2)에 공급하고, PMOS 트랜지스터(PM1)의 게이트에 공급하는 낸드게이트(ND1)를 구비한다.
이와같은 구성된 종래의 데이타 출력버퍼의 동작을 제2도의 타이밍도를 참조하여 설명하면 다음과 같다.
초기에 제어신호(X)에 의해 부캐패시터(SC)는 NMOS 트랜지스터(NM1)를 통해서 VCC-VT로 선충전된다. 여기서 VT는 NMOS 트랜지스터의 게이트소오스간 턴온 스레쉬홀드전압이다. 출력인에이블 신호(OE)의 하강천이시 노드(N1)는 하이상태로 되고 인버터(INV1) 및 노아게이트(NR1)를 통해서 부캐패시터(SC)의 일측단자에 하이상태의 신호가 전달되므로 노드(N3)의 전위는 승압되고, 노드(N3)의 승압된 전압은 NMOS 트랜지스터(NM3,NM4)에 의해 VCN十2VT로 클램핑 된다. VCN十2VT가 제1승압된 전압신호로 NMOS 트랜지스터(NM5)의 게이트에 공급된다. 따라서 NM5는 충분히 턴온된다.
한편 주캐패시터(MC)는 노드(N1)이 하이 상태로 될 때 인버터(INV2)를 통해서 주캐패시터(MC)의 일측단자에 전달되므로 NM6를 통해서 VCN-VT로 충전되고 이어서, NM5를 통해서 VCN으로 선충전된다.
출력인에이블 신호(OE)가 "하이"상태로 되고 이어서 출력되는 데이타가 "하이"라면 데이타신호(D)가 천이될때 PM1은 턴온되고 주캐패시터(MC)의 일측단자는 하이상태, 부캐패시터(SC)의 일측단자는 로우상태로 되어 노드(N4)는 대략 VCN十2VT로 승압되고 이 승압된 전압신호가 턴온된 PM1을 통해서 풀업NMOS 트랜지스터(PU)의 게이트에 인가되고 동시에 NM2의 게이트에 인가된다. 따라서 출력단자(DT)는 승압된 전압에 의해 충분히 턴온된 풀업 NMOS 트랜지스터(PU)를 통해서 외부전원전압(VCC)으로 상승하게 된다. 한편 부캐패시터(SC)는 충분히 턴온된 NM2를 통해서 VCN으로 충전된다. 그리고, 반전데이타 신호(DB)는 데이타신호(D)와 상보관계에 있으므로, "로우"상태로 되므로 ND3의 출력신호는 "하이", 인버터(INV3)의 출력신호는 "로우"로 되어 풀업 NMOS 트랜지스터(PD)는 턴오프 상태를 유지한다. 따라서, 출력단자(OT)의 신호전압(Vout)은 데이타 "하이"출력시에는 외부구동전압(VCC)으로 된다.
데이타 신호(D)가 하이상태에서 로우상태로 천이될 때에는 상승천이시와는 반대로 동작되어 노드(N3)는 VCN十2VT로 승압되고 주캐패시터(MC)는 NM5를 통해서 다시 VCN으로 충전되고 NM7이 턴온되어 풀업 NMOS 트랜지스터(PU)이 게이트는 NM7을 통해서 전지전압(VSSor GND)으로 풀다운 되어 턴오프되고 풀다운 NMOS 트랜지스터(PD)의 게이트 전위가 반전데이타신호(DB)에 의해 하이 상태로 되므로 풀다운 NMOS 트랜지스터(PD)가 턴온된다. 출력노드(OT)는 외부전원전압(VCC)의 전위에서 턴온된 풀다운 NMOS 트랜지스터(PD)를 통해서 접지전위(VSSor GND)로 천이하게 된다.
이상과 같이 구성되고 동작되는 종래의 데이타 출력버퍼는 풀업 NMOS 트랜지스터(PU)를 승압된 전압에 의해 충분히 턴온시킴으로써 데이타 "하이"출력시 상승천이시간을 고속으로 할 수 있어 전원전압(VCC)이 정상전압, 예컨대 5V보다 낮을때, 예컨대 4V일 때에도 고속동작을 할 수 있다. 그러나, 전원전압(VCC)에 5V 정상전압보다 높을때 예컨대 6V일 때에는 풀업 NMOS 트랜지스터(PU)의 게이트에 인가되는 승압된 전압(VCN十2VT)이 필요이상으로 높아 높은 외부전원전압이 출력신호(Vout)로 그대로 사용되게되어 출력신호(Vout)의 하강천이시 접지선잡음을 발생시키게 된다. 특히 복수의 데이타 출력버퍼가 동시에 하이에서 로우로 구동될때에는 더 큰 접지선 잡음이 접지선을 따라 발생되게 되므로 내부로직회로에 이러한 접지선잡음이 전달되었을 경우에는 오동작의 우려가 있었다.
본 발명은 이와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 출력버퍼의 구성을 제3도를 참조하여 설명하면 다음과 같다. 설명을 간략하게 하기 위하여 종래기술과 동일한 부분에 대한 설명을 생략한다.
제3도에서 본 발명의 출력버퍼는 출력단자(OT)의 신호전압레벨이 소정기준전압레벨 이상인가를 검출하기 위한 검출회로수단(DT)과 상기 검출회로수단(DT)의 검출신호에 응답하여 풀업 NMOS 트랜지스터(PU)의 게이트에 공급되는 승압된 전압을 소정 전압레벨로 클램핑시키기 위한 클램핑 회로수단(CP)를 더 구비한다.
즉, 본 발명은 출력단자(OT)의 출력신호(Vout)의 레벨이 필요이상으로 높아질 때에만 승압된 전압을 소정 레벨로 클램핑시킴으로써, 풀업 NMOS 트랜지스터(PU)의 외부전원전압(Vu)으로써의 구동을 억제시킬 수 있어서 출력신호의 하이 레벨을 소정레벨로 유지시켜 상승천이 속도는 고속으로 유지하면서 하강천이시 발생되는 접지선잡음을 억제시킬 수 있다.
검출회로수단(DT)은 출력단자(OT)의 신호전압(Vout)레벨을 VCN인 기준전압레벨과 비교해서 Vout이 VCN이상이면 검출신호를 발생한다. 상기 검출신호는 상승천이가 완료된 이후에 발생되도록 지연된다. 검출회로수단(DT)는 MMOS 트랜지스터(NM8∼NM14), PMOS 트랜지스터(PM2∼PM5), 저항(R4∼R5), 인버터(INV4,INV5)로 구성한다. PM5 및 NM4는 출력인에이블 신호(OE)에 응답하여 턴온/오프된다. PM2∼PM4와 NM10∼NM13은 출력단자(OT)의 신호전압(Vout)호에 응답하여 턴온/오프된다. NM8,NM9는 노드 N9에 VCN-VT전압을 제공한다. 따라서, NM10은 게이트에 인가되는 출력신호(Vout)가 노드(N9)의 전위인 VN9보다 VT이상이 될 때 턴온되어 노드(N10)의 전위를 "로우"상태로 하고 이 로우신호가 검출신호로 제공된다.
클램핑회로수단(CP)은 노드(N4)와 노드(N2)사이에 기재되어 상기 검출신호의 "로우"상태에서 턴온되는 PMOS 트랜지스터(PM6)와 노드(N12)와 내부기준전압(VCN)사이에 다이오드 형태로 접속된 NMOS 트랜지스터(NM15)와, 상기 노드(N12)와 접지전압(GND) 사이에 개재된 NMOS 트랜지스터(NM16,NM17)를 구비한다.
NM16은 출력인에이블 상태에서 데이타 "하이"출력시에는 턴오프되고, NM17은 검출신호가 없을때, 즉 하이상태일 때 턴온되어 노드(N12)를 풀다운 구동한다.
이상과 같이 구성한 본 발명의 출력버퍼는 제4도에 도시한 바와같이 데이타 "하이"출력시에 로우에서 하이로 상승천이될 때에는 고속동작이 되도록 승압전압전압을 그대로 풀업 NMOS 트랜지스터(PU)의 게이트에 전달하고 상승천이가 완료된 후에는 VCN十2VT의 승압된 전압을 클램핑 수단에 의해 VCN十VT로 클램핑해서 풀업 NMOS 트랜지스터(PU)가 풀 VCC로 구동되지 않도록 함으로써 출력신호(Vout)의 레벨이 필요이상으로 높아지는 것을 방지한다.
따라서, 출력신호(Vout)가 하이에서 로우로 하강천이시 접지선 노이즈를 감소할 수 있으므로 반도체회로의 오동작을 막을 수 있다.

Claims (4)

  1. 드레인에는 외부전원전압이 결합되고, 소오스에는 출력단자가 연결되고, 데이타 "하이"출력에 응답하여 상기 출력단자를 고전위로 구동하기위한 풀업 NMOS 트랜지스터; 드레인에는 상기 출력단자가 연결되고, 소오스에는 접지전압이 결합되고, 데이타 "로우"출력에 응답하여 상기 출력단자를 저전위로 구동하기 위한 풀다운 NMOS 트랜지스터; 상기 데이타 "하이"출력에 응답하여 승압된 전압을 상기 풀업 NMOS 트랜지스터의 게이트에 공급하기 위한 승압회로수단; 상기 출력단자의 신호전압레벨이 소정기준전압레벨이상인가를 검출하기 위한 검출회로수단; 및 상기 검출회로수단의 검출신호에 응답하여 상기 승압된 전압레벨을 소정전압레벨로 클램핑시키기 위한 클램핑회로수단을 구비한 것을 특징으로 하는 출력버퍼.
  2. 제1항에 있어서, 상기 승압회로수단은 출력인에이블신호의 저전위천이시에 제1승압된 전압신호를 발생하고 출력인에이블 상태에서 데이타 "하이"출력에 의한 제2승압된 전압신호에 의해 내부기준전압레벨로 충전되는 부승압회로수단; 상기 제1승압된 전압신호에 의해 상기 내부기준레벨로 선충전되고 출력인에이블 상태에서 데이타 "하이"출력에 응답하여 상기 제2승압된 전압신호를 발생하는 주승압회로수단; 상기 주승압회로수단의 출력노드와 상기 풀업 NMOS 트랜지스터의 게이트 사이에 접속되고 상기 데이타 "하이"출력에 응답해서 턴온되고 상기 제2승압된 전압신호를 상기 승압된 전압으로 상기 풀업 NMOS 트랜지스터의 게이트에 공급하기 위한 PMOS 트랜지스터; 및 상기 풀업 NMOS 트랜지스터의 게이트와 접지전압사이에 접속되고 상기 데이타 "하이"출력에 응답해서 상기 풀업 NMOS 트랜지스터의 게이트를 풀다운 구동하는 NMOS 트랜지스터를 구비한 것을 특징으로 한느 출력버퍼.
  3. 제1항에 있어서, 상기 검출회로수단의 소정기준전압레벨은 CMOS로직레벨의 노이즈 마진의 상한 전압레벨인 것을 특징으로 하는 출력버퍼.
  4. 제1항에 있어서, 상기 클램핑회로수단의 소정전압레벨은 상기 내부 전원전압과 NMOS 트랜지스터의 게이트소오스간 스레쉬홀드전압의 합인것을 특징으로 하는 출력버퍼.
KR1019920018469A 1992-10-08 1992-10-08 Mos 출력버퍼 KR940008662B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920018469A KR940008662B1 (ko) 1992-10-08 1992-10-08 Mos 출력버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920018469A KR940008662B1 (ko) 1992-10-08 1992-10-08 Mos 출력버퍼

Publications (2)

Publication Number Publication Date
KR940010523A KR940010523A (ko) 1994-05-26
KR940008662B1 true KR940008662B1 (ko) 1994-09-24

Family

ID=19340819

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920018469A KR940008662B1 (ko) 1992-10-08 1992-10-08 Mos 출력버퍼

Country Status (1)

Country Link
KR (1) KR940008662B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100643912B1 (ko) * 2004-11-03 2006-11-10 매그나칩 반도체 유한회사 데이터 출력버퍼

Also Published As

Publication number Publication date
KR940010523A (ko) 1994-05-26

Similar Documents

Publication Publication Date Title
KR930003929B1 (ko) 데이타 출력버퍼
JP3803144B2 (ja) 半導体メモリ装置のデータ出力バッファ
US5708608A (en) High-speed and low-noise output buffer
US5399920A (en) CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET
KR0154157B1 (ko) 반도체 소자의 부스트랩 회로
JPH08511136A (ja) 電圧変換及び過電圧保護
US5268600A (en) Boosting clamping circuit and output buffer circuit using the same
US4638182A (en) High-level CMOS driver circuit
US6225854B1 (en) Voltage boosting circuit having cross-coupled precharge circuits
US5124585A (en) Pulsed bootstrapping output buffer and associated method
JPH0684373A (ja) 半導体メモリ装置のデータ出力回路
US5952851A (en) Boosted voltage driver
JP3735824B2 (ja) 昇圧回路を備えた半導体メモリ装置
US5903501A (en) Semiconductor device with 3V/5V tolerant output driver
JPH0821850B2 (ja) Ｍｏｓドライバー回路
JPS6221323A (ja) 半導体記憶装置
KR940008662B1 (ko) Mos 출력버퍼
US6094376A (en) Data output buffer control circuit for a semiconductor memory device
KR940004516B1 (ko) 반도체 메모리의 고속 센싱장치
KR0135323B1 (ko) 클램프기능을 가지는 데이타 출력버퍼
KR100260396B1 (ko) 전력 소모가 적은 반도체 장치의 출력 버퍼
JP2000341109A (ja) ロジックインターフェース回路及び半導体メモリ装置
JPH0217872B2 (ko)
KR100345878B1 (ko) 저전압이피롬용개선된출력버퍼회로
KR960000603B1 (ko) 다수개의 동작전압에 적응가능한 반도체집적회로의 데이타출력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060830

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee