JPH0821850B2 - Ｍｏｓドライバー回路 - Google Patents
Ｍｏｓドライバー回路Info
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- JPH0821850B2 JPH0821850B2 JP2295171A JP29517190A JPH0821850B2 JP H0821850 B2 JPH0821850 B2 JP H0821850B2 JP 2295171 A JP2295171 A JP 2295171A JP 29517190 A JP29517190 A JP 29517190A JP H0821850 B2 JPH0821850 B2 JP H0821850B2
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- node
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- Nonlinear Science (AREA)
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- Electronic Switches (AREA)
- Dram (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はMOSドライバー回路に関し、特に、ブート
ストラップキャパシター（boot strap capacitor）を有
するMOSドライバー回路に関するものである。
ストラップキャパシター（boot strap capacitor）を有
するMOSドライバー回路に関するものである。
一般に、MOSドライバー回路は入力信号に応答して出
力端子に数百mA程度の大電流を駆動する。従って、駆動
時に多くの電力を消耗するので電力消耗を減らすため、
通常、プッシュプル（Push−Pull）方式の出力端を有す
る。
力端子に数百mA程度の大電流を駆動する。従って、駆動
時に多くの電力を消耗するので電力消耗を減らすため、
通常、プッシュプル（Push−Pull）方式の出力端を有す
る。
プッシュプル方式の出力端は供給電圧Vccと接地電圧V
ssとの間にプルアップNMOSトランジスタとプルダウンNM
OSトランジスタとを連結し、前者のソースと後者のドレ
ーンとの共通接続されるノードが出力端子と連結され
る。このようなNMOSトランジスタのプッシュプル方式の
出力端は“ハイ”出力駆動時にプルアップNMOSトランジ
スタによる電圧降下で出力電圧がフル（full）Vccの電
位差となれず、スレショルド電圧VTほど降下されたVcc
−VTの電位差を有する。従って、キャパシタンス負荷駆
動時には動作速度が低下する短所を有する。
ssとの間にプルアップNMOSトランジスタとプルダウンNM
OSトランジスタとを連結し、前者のソースと後者のドレ
ーンとの共通接続されるノードが出力端子と連結され
る。このようなNMOSトランジスタのプッシュプル方式の
出力端は“ハイ”出力駆動時にプルアップNMOSトランジ
スタによる電圧降下で出力電圧がフル（full）Vccの電
位差となれず、スレショルド電圧VTほど降下されたVcc
−VTの電位差を有する。従って、キャパシタンス負荷駆
動時には動作速度が低下する短所を有する。
このような問題点を解決するために、プルアップNMOS
トランジスタをVcc以上のブーストされた電圧で駆動す
ることによって、出力端子にVcc電位差を印加させるブ
ースト回路を採用したドライバーが知られている。通
常、ブースト回路を採用したドライバー回路はブートス
トラップキャパシターを備え、このブートストラップキ
ャパシターを予め充電して“ハイ”出力駆動時に供給電
圧Vccにキャパシターによって予め充電された電圧αを
足したVcc＋αの電位差でプルアップNMOSトランジスタ
を駆動することにより、プルアップNMOSトランジスタを
完全にターンオンさせて出力端子にフルVcc電位差を印
加させるものである。
トランジスタをVcc以上のブーストされた電圧で駆動す
ることによって、出力端子にVcc電位差を印加させるブ
ースト回路を採用したドライバーが知られている。通
常、ブースト回路を採用したドライバー回路はブートス
トラップキャパシターを備え、このブートストラップキ
ャパシターを予め充電して“ハイ”出力駆動時に供給電
圧Vccにキャパシターによって予め充電された電圧αを
足したVcc＋αの電位差でプルアップNMOSトランジスタ
を駆動することにより、プルアップNMOSトランジスタを
完全にターンオンさせて出力端子にフルVcc電位差を印
加させるものである。
しかしながら、前述した方式のドライバー回路は供給
電圧Vccに依存するため、供給電圧が変動すればその変
動分だけ出力圧力も変動する。特に、正常な供給電圧よ
り高い電圧、例えば5V供給電圧で6V以上の高いVccの場
合は出力端子に存する寄生リアクタンス（reactance）
及びキャパシタンスにより接地線及び電源線における雑
音を誘発させる原因となる。
電圧Vccに依存するため、供給電圧が変動すればその変
動分だけ出力圧力も変動する。特に、正常な供給電圧よ
り高い電圧、例えば5V供給電圧で6V以上の高いVccの場
合は出力端子に存する寄生リアクタンス（reactance）
及びキャパシタンスにより接地線及び電源線における雑
音を誘発させる原因となる。
従って、高いVccではプルアップNMOSトランジスタに
加わる電流はクランピング回路を経て供給電圧ラインで
バイパスさせることによって、ブーストされた電圧をVc
c＋β（βはクランピング電圧）でクランピングさせる
技術が知られている。
加わる電流はクランピング回路を経て供給電圧ラインで
バイパスさせることによって、ブーストされた電圧をVc
c＋β（βはクランピング電圧）でクランピングさせる
技術が知られている。
この発明の目的は前記のような従来の技術の問題点を
解決するため、供給電圧の変動と関係なく一定の出力圧
力を維持できるMOSドライバー回路を提供することであ
る。
解決するため、供給電圧の変動と関係なく一定の出力圧
力を維持できるMOSドライバー回路を提供することであ
る。
この発明の他の目的は出力圧力を効率的にクランピン
グできるMOSドライバー回路を提供することである。
グできるMOSドライバー回路を提供することである。
前記の目的を達成するため、この発明はドレイン電極
が供給電圧に結合され、ソース電極が出力端子に連結さ
れ、ゲート電極が前記出力端子を“ハイ”状態で出力駆
動時にブーストされた電圧が印加されるブースティング
ノードに連結されるプルアップNMOSトランジスタと、ド
レイン電極が前記出力端子に連結され、ソース電極が接
地電圧に結合され、前記出力端子を“ロー”状態で駆動
時にターンオンされるプルダウンNMOSトランジスタとを
具備するMOSドライバー回路において、前記ブースティ
ングノードに印加される前記ブーストされた電圧値が設
定された電圧値より大きい場合は、前記ブースティング
ノードから前記出力ノードへの電流通路を開放させて前
記設定された電圧値で前記ブーストされた電圧値をクラ
ンピングさせるためのクランパ手段を具備するものであ
る。
が供給電圧に結合され、ソース電極が出力端子に連結さ
れ、ゲート電極が前記出力端子を“ハイ”状態で出力駆
動時にブーストされた電圧が印加されるブースティング
ノードに連結されるプルアップNMOSトランジスタと、ド
レイン電極が前記出力端子に連結され、ソース電極が接
地電圧に結合され、前記出力端子を“ロー”状態で駆動
時にターンオンされるプルダウンNMOSトランジスタとを
具備するMOSドライバー回路において、前記ブースティ
ングノードに印加される前記ブーストされた電圧値が設
定された電圧値より大きい場合は、前記ブースティング
ノードから前記出力ノードへの電流通路を開放させて前
記設定された電圧値で前記ブーストされた電圧値をクラ
ンピングさせるためのクランパ手段を具備するものであ
る。
ここで設定された電圧値は供給電圧と関係なく一定の
値を維持する基準電圧と、少なくとも一つ以上のMOSト
ランジスタのスレショルド電圧値との和より設定する。
値を維持する基準電圧と、少なくとも一つ以上のMOSト
ランジスタのスレショルド電圧値との和より設定する。
以下、この発明によるMOSドライバー回路の一実施例
を図面に基づいて詳細に説明する。
を図面に基づいて詳細に説明する。
まず、この発明の具体的実施例を説明する前に、この
発明の理解を容易にするために従来のMOSドライバー回
路を第１図に基づいて説明する。
発明の理解を容易にするために従来のMOSドライバー回
路を第１図に基づいて説明する。
第１図のMOSドライバー回路は一対の相補形入力（D
B、▲▼）を出力イネーブル信号OEによりゲートす
るためのNANDゲートNA1、NA2、NA3、NANDゲートNA1、NA
2の出力に応答してブーストされた電圧を発生するため
のブースティング手段BT、プルアップNMOSトランジスタ
M4及びプルダウンNMOSトランジスタM5でなるプッシュプ
ル出力端、及びクランピング手段CLより構成される。前
記プルダウンNMOSトランジスタM5はインバータINT2を経
てNANDゲートNA3の出力を受け入れる。
B、▲▼）を出力イネーブル信号OEによりゲートす
るためのNANDゲートNA1、NA2、NA3、NANDゲートNA1、NA
2の出力に応答してブーストされた電圧を発生するため
のブースティング手段BT、プルアップNMOSトランジスタ
M4及びプルダウンNMOSトランジスタM5でなるプッシュプ
ル出力端、及びクランピング手段CLより構成される。前
記プルダウンNMOSトランジスタM5はインバータINT2を経
てNANDゲートNA3の出力を受け入れる。
ブースティング手段BTはNANDゲートNA1の出力が“ハ
イ”の場合はブートストラップキャパシターCbを供給電
圧で予め充電させる。この際、プルアップNMOSトランジ
スタM4のゲート電極に連結されるブースティングノード
N1はNANDゲートNA2のハイ出力によりターンオンされたN
MOSトランジスタM3を通じて接地される。
イ”の場合はブートストラップキャパシターCbを供給電
圧で予め充電させる。この際、プルアップNMOSトランジ
スタM4のゲート電極に連結されるブースティングノード
N1はNANDゲートNA2のハイ出力によりターンオンされたN
MOSトランジスタM3を通じて接地される。
クランピング手段CLはブースティングノードN1と供給
電圧Vccとの間にゲート電極がドレイン電極に連結され
た三つのNMOSトランジスタM6、M7、M8を直列に連結した
ものである。従って、これらのNMOSトランジスタのスレ
ショルド電圧VTの和と、供給電圧Vccを足した値でブー
スティングノードに加わるブーストされた電圧をクラン
ピングする。
電圧Vccとの間にゲート電極がドレイン電極に連結され
た三つのNMOSトランジスタM6、M7、M8を直列に連結した
ものである。従って、これらのNMOSトランジスタのスレ
ショルド電圧VTの和と、供給電圧Vccを足した値でブー
スティングノードに加わるブーストされた電圧をクラン
ピングする。
以上のように構成された従来のMOSドライバー回路の
出力は三つの状態、即ち、ハイインピーダンス状態、ハ
イ状態、ロー状態を有する。
出力は三つの状態、即ち、ハイインピーダンス状態、ハ
イ状態、ロー状態を有する。
まず、ハイインピーダンス状態は出力イネーブル信号
OEがロー状態であればNANDゲートNA1、NA2、NA3の出力
は入力DB、▲▼と関係なくハイ状態になる。NANDゲ
ートNA1のハイ出力はインバータINT1によりロー状態に
反転されブートストラップキャパシターCbの一側端子に
供給されるのでキャパシターCbはMOSトランジスタM1を
通じて電流を受け入れてVcc−VTで充電される。この
際、NANDゲートNA1のハイ出力が印加されるPMOSトラン
ジスタM2はターンオフ状態を維持し、NANDゲートNA2の
ハイ出力が印加されるNMOSトランジスタM3はターンオン
されるので接地電圧がブースティングノードN1に供給さ
れプルアップNMOSトランジスタM4はターンオフ状態を維
持する。
OEがロー状態であればNANDゲートNA1、NA2、NA3の出力
は入力DB、▲▼と関係なくハイ状態になる。NANDゲ
ートNA1のハイ出力はインバータINT1によりロー状態に
反転されブートストラップキャパシターCbの一側端子に
供給されるのでキャパシターCbはMOSトランジスタM1を
通じて電流を受け入れてVcc−VTで充電される。この
際、NANDゲートNA1のハイ出力が印加されるPMOSトラン
ジスタM2はターンオフ状態を維持し、NANDゲートNA2の
ハイ出力が印加されるNMOSトランジスタM3はターンオン
されるので接地電圧がブースティングノードN1に供給さ
れプルアップNMOSトランジスタM4はターンオフ状態を維
持する。
一方、NANDゲートNA3のハイ出力がインバータINT2に
よりロー状態に反転されプルダウンNMOSトランジスタM5
に供給されるのでプルダウンNMOSトランジスタM5はター
ンオフ状態を維持する。従って、出力端子OTはハイイン
ピーダンス状態を維持する。
よりロー状態に反転されプルダウンNMOSトランジスタM5
に供給されるのでプルダウンNMOSトランジスタM5はター
ンオフ状態を維持する。従って、出力端子OTはハイイン
ピーダンス状態を維持する。
出力イネーブル信号OEがハイ状態になればNANDゲート
NA1、NA2、NA3の出力状態は入力DB、▲▼の状態に
より変わる。まず、入力DBがロー、入力▲▼がハイ
の場合、NANDゲートNA1、NA2の出力はハイ状態を維持し
たまま前述したようにプルアップNMOSトランジスタM4は
ターンオフ状態を維持する。しかし、NANDゲートNA3の
出力はロー状態に状態遷移されるので、プルダウンNMOS
トランジスタM5はターンオンされる。従って、出力端子
OTは接地電圧Vssで駆動される。
NA1、NA2、NA3の出力状態は入力DB、▲▼の状態に
より変わる。まず、入力DBがロー、入力▲▼がハイ
の場合、NANDゲートNA1、NA2の出力はハイ状態を維持し
たまま前述したようにプルアップNMOSトランジスタM4は
ターンオフ状態を維持する。しかし、NANDゲートNA3の
出力はロー状態に状態遷移されるので、プルダウンNMOS
トランジスタM5はターンオンされる。従って、出力端子
OTは接地電圧Vssで駆動される。
反対に、入力▲▼がハイ、入力DBがローの場合は
NANDゲートNA1、NA2の出力がロー状態に遷移されNANDゲ
ートNA3の出力はハイ状態を維持する。NANDゲートNA2の
ロー出力によりNMOSトランジスタM3はターンオフされ
る。また、NANDゲートNA1のロー出力によりPMOSトラン
ジスタM2がターンオンされインバータINT1の出力がハイ
状態となるので、キャパシターCbに充電された電荷はPM
OSトランジスタM2を通じてブースティングノードN1に供
給される。これによりブースティングノードN1はVcc＋
α（αはキャパシターCbのサイズにより決定される）の
ブーストされた電圧でブースティングされる。従って、
プルアップNMOSトランジスタM4はゲート電極にVcc＋α
というブーストされた電圧が印加されるので、完全に導
通されて出力端子OTはフルVcc電圧で駆動される。この
際、ブースティングノードN1に加わるブーストされた電
圧（Vcc＋α）がクランピング手段CLにより設定されたV
cc＋3VT（ここでVTはMOSトランジスタのスレショルド電
圧）より高い時はクランピング手段CLのMOSトランジス
タM6、M7、M8がターンオンされるので、ブースティング
ノードN1から供給電圧Vccに電圧が流れて、ブースティ
ングノードN1はVcc＋3VTでクランピングされる。
NANDゲートNA1、NA2の出力がロー状態に遷移されNANDゲ
ートNA3の出力はハイ状態を維持する。NANDゲートNA2の
ロー出力によりNMOSトランジスタM3はターンオフされ
る。また、NANDゲートNA1のロー出力によりPMOSトラン
ジスタM2がターンオンされインバータINT1の出力がハイ
状態となるので、キャパシターCbに充電された電荷はPM
OSトランジスタM2を通じてブースティングノードN1に供
給される。これによりブースティングノードN1はVcc＋
α（αはキャパシターCbのサイズにより決定される）の
ブーストされた電圧でブースティングされる。従って、
プルアップNMOSトランジスタM4はゲート電極にVcc＋α
というブーストされた電圧が印加されるので、完全に導
通されて出力端子OTはフルVcc電圧で駆動される。この
際、ブースティングノードN1に加わるブーストされた電
圧（Vcc＋α）がクランピング手段CLにより設定されたV
cc＋3VT（ここでVTはMOSトランジスタのスレショルド電
圧）より高い時はクランピング手段CLのMOSトランジス
タM6、M7、M8がターンオンされるので、ブースティング
ノードN1から供給電圧Vccに電圧が流れて、ブースティ
ングノードN1はVcc＋3VTでクランピングされる。
しかし、前述したMOSドライバー回路は第2A図及び第2
B図に示したようにブースティングノードN1がクランピ
ング手段CLを通じて供給電圧Vccと連結されるので、ブ
ースティングノードN1の電圧が供給電圧Vccの変動によ
り変化する。従って、高いVccではクランピングされた
電圧、即ち、Vcc＋3VTも同じく高くなるので、クランピ
ングさせる効果が低下する。
B図に示したようにブースティングノードN1がクランピ
ング手段CLを通じて供給電圧Vccと連結されるので、ブ
ースティングノードN1の電圧が供給電圧Vccの変動によ
り変化する。従って、高いVccではクランピングされた
電圧、即ち、Vcc＋3VTも同じく高くなるので、クランピ
ングさせる効果が低下する。
また、クランピング手段を構成するMOSトランジスタM
6、M7、M8の線型動作領域において動作するため、Vcc＋
3VTでクランピングされる時間が数十nsec程度必要とな
り、実際に出力電圧レベルをクランピングすることが困
難であった。
6、M7、M8の線型動作領域において動作するため、Vcc＋
3VTでクランピングされる時間が数十nsec程度必要とな
り、実際に出力電圧レベルをクランピングすることが困
難であった。
第３図を参照すると、この発明のMOSドライバー回路
は第１図のMOSドライバー回路に対してクランパ手段CP
がブースティングノードN1と出力端子OTとの間に連結さ
れていることが異なり、また、従来のクランビング手段
CLとその構成が異なる。その他の部分は第１図と同一な
ので同一符号で処理する。
は第１図のMOSドライバー回路に対してクランパ手段CP
がブースティングノードN1と出力端子OTとの間に連結さ
れていることが異なり、また、従来のクランビング手段
CLとその構成が異なる。その他の部分は第１図と同一な
ので同一符号で処理する。
この発明によるクランパ手段CPは前記ブースティング
ノードN1に印加される前記ブーストされた電圧値（Vcc
＋α）の設定された電圧値より大きい場合は前記ブース
ティングノードN1から前記出力端子OTへの電流通路を開
放させ、前記設定された電圧値で前記ブーストされた電
圧値をクランピングさせる。ここで、設定された電圧値
は供給電圧の変動と関係なく一定の値を維持する。
ノードN1に印加される前記ブーストされた電圧値（Vcc
＋α）の設定された電圧値より大きい場合は前記ブース
ティングノードN1から前記出力端子OTへの電流通路を開
放させ、前記設定された電圧値で前記ブーストされた電
圧値をクランピングさせる。ここで、設定された電圧値
は供給電圧の変動と関係なく一定の値を維持する。
クランパ手段CPは、基準電圧VRを発生するための発生
手段GNと前記電流通路を開放或いは遮断するためのスイ
ッチ手段SWより構成する。
手段GNと前記電流通路を開放或いは遮断するためのスイ
ッチ手段SWより構成する。
発生手段GNは、前記供給電圧Vccと基準電圧出力ノー
ドN2との間に連結されイネーブル信号▲▼（チップ
イネーブル信号はチップに設定された内部回路の全体に
対するイネーブル信号であり、出力イネーブル信号はデ
ータラインとデータ出力バッファ間に介在する出力ドラ
イバー回路のイネーブルのための信号であって、この信
号はデータラインと出力バッファ間における信号遮断の
ためのもので、データラインに他のデータが印加されて
もこの新たなデータ信号に応じて既にセッティングされ
た出力バッファの状態が変わるのを遮断してデータライ
ンをさらに効率よく使用するための信号である）に応答
してターンオン／ターンオフされるPMOSトランジスタM9
と、前記基準電圧出力ノードN2と前記接地電圧Vssとの
間に順方向に連結され、前記基準電圧VRを供給するため
のｎ個のダイオードD1〜Dnと、前記基準電圧出力端子N2
と前記ｎ個のダイオードD1〜Dnとの間に連結され、その
ゲート電極に加わる供給電圧Vccとそのソース電極に加
わる基準電圧（VR＝nVD）との差がそのスレショルド電
圧値VT以上であればターンオンされ、以下であればター
ンオフされるNMOSトランジスタM10より構成する。
ドN2との間に連結されイネーブル信号▲▼（チップ
イネーブル信号はチップに設定された内部回路の全体に
対するイネーブル信号であり、出力イネーブル信号はデ
ータラインとデータ出力バッファ間に介在する出力ドラ
イバー回路のイネーブルのための信号であって、この信
号はデータラインと出力バッファ間における信号遮断の
ためのもので、データラインに他のデータが印加されて
もこの新たなデータ信号に応じて既にセッティングされ
た出力バッファの状態が変わるのを遮断してデータライ
ンをさらに効率よく使用するための信号である）に応答
してターンオン／ターンオフされるPMOSトランジスタM9
と、前記基準電圧出力ノードN2と前記接地電圧Vssとの
間に順方向に連結され、前記基準電圧VRを供給するため
のｎ個のダイオードD1〜Dnと、前記基準電圧出力端子N2
と前記ｎ個のダイオードD1〜Dnとの間に連結され、その
ゲート電極に加わる供給電圧Vccとそのソース電極に加
わる基準電圧（VR＝nVD）との差がそのスレショルド電
圧値VT以上であればターンオンされ、以下であればター
ンオフされるNMOSトランジスタM10より構成する。
即ち、供給電圧Vccが、Vcc＞VT＋nVDであればNMOSト
ランジスタM10がターンオンされるので、ダイオードD1
〜Dnの順方向電圧の和であるnVD値が基準電圧VRで現
れ、Vcc＜VT＋nVDであればNMOSトランジスタM10がター
ンオフされるので、Vcc電圧が基準電圧VRで発生され
る。従って、高いVccではVcc電圧と関係なく一定のnVD
値が基準電圧VRで発生される。
ランジスタM10がターンオンされるので、ダイオードD1
〜Dnの順方向電圧の和であるnVD値が基準電圧VRで現
れ、Vcc＜VT＋nVDであればNMOSトランジスタM10がター
ンオフされるので、Vcc電圧が基準電圧VRで発生され
る。従って、高いVccではVcc電圧と関係なく一定のnVD
値が基準電圧VRで発生される。
スイッチ手段SWは、第１及び第2PMOSトランジスタM1
1、M12より構成される。第1PMOSトランジスタM11はソー
ス電極が前記ブースティングノードN1に連結され、ゲー
ト電極に前記基準電圧VRが供給され、ドレーン電極が第
2PMOSトランジスタM12のソース電極に連結される。第2P
MOSトランジスタM12はゲート電極に前記基準電圧VRが供
給され、ドレーン電極が出力端子OTに連結される。従っ
て、これらのPMOSトランジスタM11、M12はそれらのソー
ス電極とゲート電極に加わる電位差がスレショルド電圧
VT以上であればターンオンされ、以下であればターンオ
フされる。
1、M12より構成される。第1PMOSトランジスタM11はソー
ス電極が前記ブースティングノードN1に連結され、ゲー
ト電極に前記基準電圧VRが供給され、ドレーン電極が第
2PMOSトランジスタM12のソース電極に連結される。第2P
MOSトランジスタM12はゲート電極に前記基準電圧VRが供
給され、ドレーン電極が出力端子OTに連結される。従っ
て、これらのPMOSトランジスタM11、M12はそれらのソー
ス電極とゲート電極に加わる電位差がスレショルド電圧
VT以上であればターンオンされ、以下であればターンオ
フされる。
従って、ブースティングノードN1に加わるブーストさ
れた電圧（Vcc＋α）が基準電圧VRにPMOSトランジスタM
11、M12のスレショルド電圧VTの和を足した値、即ち、V
cc＋α＞VR＋VTになればPMOSトランジスタM11、M12はタ
ーンオンされる。従って、ブースティングノードN1にブ
ーストされた電圧（Vcc＋α）は第4A図及び第4B図に示
したように供給電圧Vccの変動と関係ないVR＋VTの値で
クランピングされる。その結果、供給電圧VccがハイVcc
となってもブースティングノードN1に加わる電位差はVR
＋VTで一定なので、出力端子OTの電圧レベルも一定値以
下でクランピングされる。
れた電圧（Vcc＋α）が基準電圧VRにPMOSトランジスタM
11、M12のスレショルド電圧VTの和を足した値、即ち、V
cc＋α＞VR＋VTになればPMOSトランジスタM11、M12はタ
ーンオンされる。従って、ブースティングノードN1にブ
ーストされた電圧（Vcc＋α）は第4A図及び第4B図に示
したように供給電圧Vccの変動と関係ないVR＋VTの値で
クランピングされる。その結果、供給電圧VccがハイVcc
となってもブースティングノードN1に加わる電位差はVR
＋VTで一定なので、出力端子OTの電圧レベルも一定値以
下でクランピングされる。
以上、説明した通り、この発明によるMOSドライバー
回路にあっては、供給電圧変動による出力電圧の変動の
ために発生する電源線及び接地線における雑音発生を防
止できる。
回路にあっては、供給電圧変動による出力電圧の変動の
ために発生する電源線及び接地線における雑音発生を防
止できる。
また、この発明のクランパ手段は出力端子OTでブース
ティングノードの電荷を放電するので、出力のロー状態
からハイ状態への状態遷移時、より多くの電荷を早いう
ちに放電させることができるため、従来より効率的なク
ランピング動作を実行できる。
ティングノードの電荷を放電するので、出力のロー状態
からハイ状態への状態遷移時、より多くの電荷を早いう
ちに放電させることができるため、従来より効率的なク
ランピング動作を実行できる。
第１図は従来のMOSドライバー回路図、第2A図は低いVcc
での従来のMOSドライバーの各部の波形を示すグラフ、
第2B図は高いVccでの従来のMOSドライバーの各部の波形
を示すグラフ、第３図はこの発明によるMOSドライバー
回路図、第4A図は低いVccでのこの発明によるMOSドライ
バーの各部の波形を示すグラフ、第4B図は高いVccでの
この発明によるMOSドライバーの各部の波形を示すグラ
フである。 符号の説明 NA1〜NA3……NANDゲート INT1、INT2……インバータ M1〜M12……MOSトランジスタ Cb……ブートストラップキャパシター N1……ブースティングノード OT……出力端子、CL……クランピング手段 CP……クランパ手段、SW……スイッチ手段 GN……発生手段、N2……基準電圧出力ノード BT……ブースティング手段 OE……出力イネーブル信号 CE……チップイネーブル信号 DB、▲▼……入力信号
での従来のMOSドライバーの各部の波形を示すグラフ、
第2B図は高いVccでの従来のMOSドライバーの各部の波形
を示すグラフ、第３図はこの発明によるMOSドライバー
回路図、第4A図は低いVccでのこの発明によるMOSドライ
バーの各部の波形を示すグラフ、第4B図は高いVccでの
この発明によるMOSドライバーの各部の波形を示すグラ
フである。 符号の説明 NA1〜NA3……NANDゲート INT1、INT2……インバータ M1〜M12……MOSトランジスタ Cb……ブートストラップキャパシター N1……ブースティングノード OT……出力端子、CL……クランピング手段 CP……クランパ手段、SW……スイッチ手段 GN……発生手段、N2……基準電圧出力ノード BT……ブースティング手段 OE……出力イネーブル信号 CE……チップイネーブル信号 DB、▲▼……入力信号
Claims (4)
- 【請求項１】ドレイン電極が供給電圧に結合され，ソー
ス電極が出力端子に連結され，前記出力端子を“ハイ”
状態で駆動時にブーストされた電圧が印加されるブース
ティングノードにゲート電極が連結されるプルアップNM
OSトランジスタと， ドレイン電極が前記出力端子に連結され，ソース電極が
接地電圧に結合され，前記出力端子を“ロー”状態で駆
動時にターンオンされるプルダウンNMOSトランジスタと
を具備したMOSドライバー回路において， 前記供給電圧の変動と関係なく一定の基準電圧を発生さ
せるための発生手段，および，前記ブースティングノー
ドと出力ノードとの間に連結され，その制御電極に加わ
る前記発生手段の基準電圧と自分のスレショルド電圧と
の和より前記ブースティングノードに加わるブーストさ
れた電圧値が大きい場合にはターンオンされるスイッチ
手段を有するクランパ手段を備え， 前記クランパ手段は，前記ブースティングノードに印加
される前記ブーストされた電圧値が設定された電圧値よ
り大きい場合には前記ブースティングノードから前記出
力ノードへの電流通路を開放し，前記設定された電圧値
で前記ブーストされた電圧値をクランピングすることを
特徴とするMOSドライバー回路。 - 【請求項２】前記請求項１において， 前記発生手段は，前記供給電圧と基準電圧出力端子との
間に連結され，イネーブル信号に応答してターンオン／
ターンオフされるPMOSトランジスタと， 前記基準電圧出力端子と前記接地電圧との間に順方向に
連結され，前記基準電圧を供給するためのｎ個のダイオ
ードと， 前記基準電圧出力端子と前記ｎ個のダイオードとの間に
連結され、そのゲート電極に加わる供給電圧とそのソー
ス電極に加わる基準電圧との差がそのスレショルド電圧
値以上であればターンオンされ，以下であればターンオ
フされるNMOSトランジスタとを具備することを特徴とす
るMOSドライバー回路。 - 【請求項３】前記請求項１において， 前記スイッチ手段は，ソース電極が前記ブースティング
ノードに連結され，ゲート電極が前記基準電圧と連結さ
れ，ドレイン電極を有する第１のPMOSトランジスタと， ソース電極が前記第１のPMOSトランジスタのドレイン電
極に連結され，ドレイン電極が前記出力ノードに連結さ
れ，ゲート電極が前記基準電圧と連結される第２のPMOS
トランジスタとを具備することを特徴とするMOSドライ
バー回路。 - 【請求項４】前記請求項１において， 前記クランパ手段の設定された電圧はMOSトランジスタM
10のゲートソース間スレショルド電圧と少なくとも一つ
以上の順方向バイアスダイオード電圧VDの和に設定され
ることを特徴とするMOSドライバー回路。
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|---|---|
| JPH0494215A JPH0494215A (ja) | 1992-03-26 |
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| JPS60113524A (ja) * | 1983-11-24 | 1985-06-20 | Yokogawa Hokushin Electric Corp | アナログスイッチ回路 |
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| US4866308A (en) * | 1988-04-11 | 1989-09-12 | International Business Machines Corporation | CMOS to GPI interface circuit |
| US4972104A (en) * | 1988-06-03 | 1990-11-20 | Fairchild Semiconductor Corporation | TTL totem pole anti-simultaneous conduction circuit |
| JPH0626308B2 (ja) * | 1988-07-08 | 1994-04-06 | 株式会社東芝 | 出力回路 |
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| US4998029A (en) * | 1989-07-03 | 1991-03-05 | Motorola, Inc. | Dual supply ECL to TTL translator |
-
1990
- 1990-08-10 KR KR1019900012348A patent/KR930003010B1/ko not_active IP Right Cessation
- 1990-10-25 DE DE4033950A patent/DE4033950A1/de active Granted
- 1990-10-29 GB GB9023485A patent/GB2246919B/en not_active Expired - Fee Related
- 1990-10-30 IT IT02192590A patent/IT1246491B/it active IP Right Grant
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- 1990-10-31 FR FR9013544A patent/FR2665775B1/fr not_active Expired - Fee Related
- 1990-12-04 US US07/621,829 patent/US5065049A/en not_active Expired - Lifetime
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