JPH0494215A - Ｍｏｓドライバー回路 - Google Patents
Ｍｏｓドライバー回路Info
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- JPH0494215A JPH0494215A JP2295171A JP29517190A JPH0494215A JP H0494215 A JPH0494215 A JP H0494215A JP 2295171 A JP2295171 A JP 2295171A JP 29517190 A JP29517190 A JP 29517190A JP H0494215 A JPH0494215 A JP H0494215A
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- 239000004020 conductor Substances 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 102100028043 Fibroblast growth factor 3 Human genes 0.000 description 1
- 108050002021 Integrator complex subunit 2 Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
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- 230000003071 parasitic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＭＯＳドライバー回路に関し、特に、ブート
ストラップキャパシター （ｂｏｏｔ ５ｔｒａｐｃａ
ｐａｃ ｉ ｔｏｒ）を有するＭＯＳドライバー回路に
関するものである。
ストラップキャパシター （ｂｏｏｔ ５ｔｒａｐｃａ
ｐａｃ ｉ ｔｏｒ）を有するＭＯＳドライバー回路に
関するものである。
（従来の技術］
一般に、ＭＯＳドライバー回路は入力信号に応答して出
力端子に数百ｍＡ程度の大電流を駆動する。従って、駆
動時に多くの電力を消耗するので電力消耗を減らすため
、通常、プッシュプル（Ｐｕｓｂ−Ｆｕｌｌ）方式の出
力端を有する。
力端子に数百ｍＡ程度の大電流を駆動する。従って、駆
動時に多くの電力を消耗するので電力消耗を減らすため
、通常、プッシュプル（Ｐｕｓｂ−Ｆｕｌｌ）方式の出
力端を有する。
プッシュプル方式の出力端は供給電圧Ｖｃｃと接地電圧
Ｖｓｓとの間にプルアップＮＭＯＳトランジスタとプル
ダウンＮＭＯＳトランジスタとを連結し、前者のソース
と後者のドレーンとの共通接続されるノードが出力端子
と連結される。このようなＮＭＯＳトランジスタのプッ
シュプル方式の出力端は″ハイ”出力駆動時にプルアン
プＮＭＯＳトランジスタによる電圧鋒下で出力電圧がフ
ル（ｆｕｌｌ） Ｖｃｃの電位差となれず、スレシシル
ド電圧ＶＴはど陳下されたＶｃｃ−Ｖ、の電位差を有す
る。従って、キャパシタンス負荷駆動時には動作速度が
低下する短所を有する。
Ｖｓｓとの間にプルアップＮＭＯＳトランジスタとプル
ダウンＮＭＯＳトランジスタとを連結し、前者のソース
と後者のドレーンとの共通接続されるノードが出力端子
と連結される。このようなＮＭＯＳトランジスタのプッ
シュプル方式の出力端は″ハイ”出力駆動時にプルアン
プＮＭＯＳトランジスタによる電圧鋒下で出力電圧がフ
ル（ｆｕｌｌ） Ｖｃｃの電位差となれず、スレシシル
ド電圧ＶＴはど陳下されたＶｃｃ−Ｖ、の電位差を有す
る。従って、キャパシタンス負荷駆動時には動作速度が
低下する短所を有する。
このような問題点を解決するために、プルアップＮＭＯ
ＳトランジスタをＶｃｃ以上のブーストされた電圧で駆
動することによって、出力端子にＶＣＣ電位差を印加さ
せるブースト回路を採用したドライバーが知られている
。通常、ブースト回路を採用したドライバー回路はブー
トスドラ、７プキ十パシターを備え、このフ゛−トスト
ラップキャパシターを予め充電して“′ハイ”出力駆動
時に供給電圧ＶＣ（Ｊニキャパシタ一番こよって予め充
電された電圧αを足したＶＣＣ＋αの電位差でプルアッ
プＮＭＯ５Ｉ−ランジスタを駆動することにより、プル
アップＮＭＯＳトランジスタを完全にターンオンさせて
出力端子にフルＶｃｃｔ位差を印加させるものである。
ＳトランジスタをＶｃｃ以上のブーストされた電圧で駆
動することによって、出力端子にＶＣＣ電位差を印加さ
せるブースト回路を採用したドライバーが知られている
。通常、ブースト回路を採用したドライバー回路はブー
トスドラ、７プキ十パシターを備え、このフ゛−トスト
ラップキャパシターを予め充電して“′ハイ”出力駆動
時に供給電圧ＶＣ（Ｊニキャパシタ一番こよって予め充
電された電圧αを足したＶＣＣ＋αの電位差でプルアッ
プＮＭＯ５Ｉ−ランジスタを駆動することにより、プル
アップＮＭＯＳトランジスタを完全にターンオンさせて
出力端子にフルＶｃｃｔ位差を印加させるものである。
しかしながら、前述した方式のドライバー回路は供給電
圧Ｖｃｃに依存するため、供給電圧が変動すればその変
動分だけ出力圧力も変動する。特に、正常な供給電圧よ
り高い電圧、例えば５■供給電圧で６ｖ以上の高いＶＣ
Ｃの場合は出力端子に存する寄生リアクタンス（ｒｅａ
ｃ ｔａｎｃｅ）及びキャパシタンスにより接地線及び
電源線における雑音を誘発させる原因となる。
圧Ｖｃｃに依存するため、供給電圧が変動すればその変
動分だけ出力圧力も変動する。特に、正常な供給電圧よ
り高い電圧、例えば５■供給電圧で６ｖ以上の高いＶＣ
Ｃの場合は出力端子に存する寄生リアクタンス（ｒｅａ
ｃ ｔａｎｃｅ）及びキャパシタンスにより接地線及び
電源線における雑音を誘発させる原因となる。
従って、高いＶｃｃではプルアップＮＭＯＳトランジス
タに加わる電流はクランピング回路を経て供給電圧ライ
ンでバイパスさせることによって、ブーストされた電圧
をＶｃｃ十β（βはクランピング電圧）でクランピング
させる技術が知られている。
タに加わる電流はクランピング回路を経て供給電圧ライ
ンでバイパスさせることによって、ブーストされた電圧
をＶｃｃ十β（βはクランピング電圧）でクランピング
させる技術が知られている。
この発明の目的は前記のような従来の技術の問題点を解
決するため、供給電圧の変動と関係なく一定の出力圧力
を維持できるＭＯＳドライバー回路を提供することであ
る。
決するため、供給電圧の変動と関係なく一定の出力圧力
を維持できるＭＯＳドライバー回路を提供することであ
る。
この発明の他の目的は出力圧力を効率的にクランピング
できるＭＯＳドライバー回路を提供することである。
できるＭＯＳドライバー回路を提供することである。
前記の目的を達成するため、この発明はドレイン電極が
供給電圧に結合され、ソース電極が出力端子に連結され
、ゲート電極が前記出力端子を“ハイ”状態で出力駆動
時にブーストされた電圧が印加されるブースティングノ
ードに連結されるプルアップＮＭＯＳトランジスタと、
ドレイン電極が前記出力端子に連結され、ソース電極が
接地電圧に結合され、前記出力端子を“ロー”状態で駆
動時にターンオンされるプルダウンＮＭＯＳトランジス
タとを具備するＭＯＳドライバー回路において、前記ブ
ースティングノードに印加される前記ブーストされた電
圧値が設定された電圧値より大きい場合は、前記ブース
ティングノードから前記出力ノードへの電流通路を開放
させて前記設定された電圧値で前記ブーストされた電圧
値をクランピングさせるためのクランパ手段を具備する
ものである。
供給電圧に結合され、ソース電極が出力端子に連結され
、ゲート電極が前記出力端子を“ハイ”状態で出力駆動
時にブーストされた電圧が印加されるブースティングノ
ードに連結されるプルアップＮＭＯＳトランジスタと、
ドレイン電極が前記出力端子に連結され、ソース電極が
接地電圧に結合され、前記出力端子を“ロー”状態で駆
動時にターンオンされるプルダウンＮＭＯＳトランジス
タとを具備するＭＯＳドライバー回路において、前記ブ
ースティングノードに印加される前記ブーストされた電
圧値が設定された電圧値より大きい場合は、前記ブース
ティングノードから前記出力ノードへの電流通路を開放
させて前記設定された電圧値で前記ブーストされた電圧
値をクランピングさせるためのクランパ手段を具備する
ものである。
ここで設定された電圧値は供給電圧と関係なく一定の値
を維持する基準電圧と、少なくとも一つ以上のＭＯＳ）
ランジスタのスレショルド電圧値との和より設定する。
を維持する基準電圧と、少なくとも一つ以上のＭＯＳ）
ランジスタのスレショルド電圧値との和より設定する。
［実施例］
以下、この発明によるＭＯＳドライバー回路の一実施例
を図面に基づいて詳細に説明する。
を図面に基づいて詳細に説明する。
まず、この発明の具体的実施例を説明する前に、この発
明の理解を容易にするために従来のＭＯＳドライバー回
路を第１図に基づいて説明する。
明の理解を容易にするために従来のＭＯＳドライバー回
路を第１図に基づいて説明する。
第１図のＭＯＳドライバー回路は一対の相補形入力（Ｄ
Ｂ 、 ７丁）を出力イネーブル信号ＯＥによりゲー
トするためのＮＡＮＤゲートＮＡＩ、ＮＡ２、ＮＡ３、
ＮＡＮＤゲートＮＡＩ、ＮＡ２の出力に応答してブース
トされた電圧を発生するためのブースティング手段ＢＴ
、プルアップＮＭＯＳトランジスタＭ４及びプルダウン
ＮＭＯ３トランジスタＭ５でなるプッシュプル出力端、
及びクランピング手段ＣＬより構成される。前記プルダ
ウンＮＭＯＳトランジスタＭ５はインバータＩＮＴ２を
経てＮＡＮＤゲートＮＡ３の出力を受は入れる。
Ｂ 、 ７丁）を出力イネーブル信号ＯＥによりゲー
トするためのＮＡＮＤゲートＮＡＩ、ＮＡ２、ＮＡ３、
ＮＡＮＤゲートＮＡＩ、ＮＡ２の出力に応答してブース
トされた電圧を発生するためのブースティング手段ＢＴ
、プルアップＮＭＯＳトランジスタＭ４及びプルダウン
ＮＭＯ３トランジスタＭ５でなるプッシュプル出力端、
及びクランピング手段ＣＬより構成される。前記プルダ
ウンＮＭＯＳトランジスタＭ５はインバータＩＮＴ２を
経てＮＡＮＤゲートＮＡ３の出力を受は入れる。
ブースティング手段ＢＴはＮＡＮＤゲートＮＡ１の出力
が“ハイ”の場合はブートストラップキャパシターｃｂ
を供給電圧で予め充電させる。この際、プルアップＮＭ
ＯＳトランジスタＭ４のゲート電極に連結されるブース
ティングノードＮ１はＮＡＮＤゲートＮＡ２のハイ出力
によりターンオンされたＮＭＯＳトランジスタＭ３を通
じて接地される。
が“ハイ”の場合はブートストラップキャパシターｃｂ
を供給電圧で予め充電させる。この際、プルアップＮＭ
ＯＳトランジスタＭ４のゲート電極に連結されるブース
ティングノードＮ１はＮＡＮＤゲートＮＡ２のハイ出力
によりターンオンされたＮＭＯＳトランジスタＭ３を通
じて接地される。
クランピング手段ＣＬはブースティングノードＮ１と供
給電圧Ｖｃｃとの間にゲート電極がドレイン電極に連結
された三つのＮＭＯＳトランジスタＭ６、Ｍ７、Ｍ８を
直列に連結したものである。
給電圧Ｖｃｃとの間にゲート電極がドレイン電極に連結
された三つのＮＭＯＳトランジスタＭ６、Ｍ７、Ｍ８を
直列に連結したものである。
従って、これらのＮＭＯＳトランジスタのスレショルド
電圧ＶＴの和と、供給電圧Ｖｃｃを足した値でブーステ
ィングノードに加わるブーストされた電圧をクランピン
グする。
電圧ＶＴの和と、供給電圧Ｖｃｃを足した値でブーステ
ィングノードに加わるブーストされた電圧をクランピン
グする。
以上のように構成された従来のＭＯＳドライバー回路の
出力は三つの状態、即ち、ハイインピーダンス状態、ハ
イ状態、ロー状態を有する。
出力は三つの状態、即ち、ハイインピーダンス状態、ハ
イ状態、ロー状態を有する。
まず、ハイインピーダンス状態は出力イネーブル信号Ｏ
Ｅがロー状態であればＮＡＮＤゲートＮＡ１、ＮＡ２、
ＮＡ３の出力は入力ＤＢ、Ｕ丁と関係なくハイ状態にな
る。ＮＡＮＤゲートＮＡＩのハイ出力はインバータｌＮ
Ｔｌによりロー状態に反転されブートストラップキャパ
シターｃｂの一例端子に供給されるのでキャパシターｃ
ｂはＭＯＳトランジスタＭ１を通じて電流を受は入れて
Ｖｃｃ−Ｖｙで充電される。この際、ＮＡＮＤゲートＮ
ＡＩのハイ出力が印加されるＰＭＯＳトランジスタＭ２
はターンオフ状態を維持し、ＮＡＮＤゲー）ＮＡ２のハ
イ出力が印加されるＮＭＯＳトランジスタＭ３はターン
オンされるので接地電圧がブースティングノードＮ１に
供給されプルアップＮＭＯＳトランジスタＭ４はターン
オフ状態を維持する。
Ｅがロー状態であればＮＡＮＤゲートＮＡ１、ＮＡ２、
ＮＡ３の出力は入力ＤＢ、Ｕ丁と関係なくハイ状態にな
る。ＮＡＮＤゲートＮＡＩのハイ出力はインバータｌＮ
Ｔｌによりロー状態に反転されブートストラップキャパ
シターｃｂの一例端子に供給されるのでキャパシターｃ
ｂはＭＯＳトランジスタＭ１を通じて電流を受は入れて
Ｖｃｃ−Ｖｙで充電される。この際、ＮＡＮＤゲートＮ
ＡＩのハイ出力が印加されるＰＭＯＳトランジスタＭ２
はターンオフ状態を維持し、ＮＡＮＤゲー）ＮＡ２のハ
イ出力が印加されるＮＭＯＳトランジスタＭ３はターン
オンされるので接地電圧がブースティングノードＮ１に
供給されプルアップＮＭＯＳトランジスタＭ４はターン
オフ状態を維持する。
一方、ＮＡＮＤゲートＮＡ３のハイ出力がインバータＩ
ＮＴ２によりロー状態に反転されプルダランＮＭＯＳト
ランジスタＭ５に供給されるのでプルダウンＮＭＯＳト
ランジスタＭ５はターンオフ状態を維持する。従って、
出力端子ＯＴはハイインピーダンス状態を維持する。
ＮＴ２によりロー状態に反転されプルダランＮＭＯＳト
ランジスタＭ５に供給されるのでプルダウンＮＭＯＳト
ランジスタＭ５はターンオフ状態を維持する。従って、
出力端子ＯＴはハイインピーダンス状態を維持する。
出力イネーブル信号ＯＥがハイ状態になればＮＡＮＤゲ
ートＮＡＩ、ＮＡ２、ＮＡ３の出力状態は入力ＤＢ、Ｄ
Ｂの状態により変わる。まず、入力ＤＢがロー、入力百
丁がハイの場合、ＮＡＮＤゲー）ＮＡＩ、ＮＡ２の出力
はハイ状態を維持したまま前述したようにプルアップＮ
ＭＯＳトランジスタＭ４はターンオフ状態を維持する。
ートＮＡＩ、ＮＡ２、ＮＡ３の出力状態は入力ＤＢ、Ｄ
Ｂの状態により変わる。まず、入力ＤＢがロー、入力百
丁がハイの場合、ＮＡＮＤゲー）ＮＡＩ、ＮＡ２の出力
はハイ状態を維持したまま前述したようにプルアップＮ
ＭＯＳトランジスタＭ４はターンオフ状態を維持する。
しかし、ＮＡＮＤゲー１−ＮＡ３の出力はロー状態に状
態遷移されるので、プルダウンＮＭＯＳトランジスタＭ
５はターンオンされる。従って、出力端子ＯＴは接地電
圧ＶＳＳで駆動される。
態遷移されるので、プルダウンＮＭＯＳトランジスタＭ
５はターンオンされる。従って、出力端子ＯＴは接地電
圧ＶＳＳで駆動される。
反対に、入力ｎがハイ、入力ＤＢがローの場合はＮＡＮ
ＤゲートＮＡＩ、ＮＡ２の出力がロー状態に遷移されＮ
ＡＮＤゲー）ＮＡ３の出力はハイ状態を維持する。ＮＡ
ＮＤゲートＮＡ２のロー出力によりＮＭＯＳトランジス
タＭ３はターンオフされる。また、ＮＡＮＤゲートＮＡ
Ｉのロー出力によりＰＭＯＳトランジスタＭ２がターン
オンされインバータｌＮＴｌの出力がハイ状態となるの
で、キャパシターｃｂに充電された電荷はＰＭＯＳトラ
ンジスタＭ２を通じてブースティングノードＮ１に供給
される。これによりブースティングノードＮ１はＶＣＣ
＋α（αはキャパシターｃｂＯサイズにより決定される
）のブーストされた電圧でブースティングされる。従っ
て、プルアップＮＭＯＳトランジスタＭ４はゲート電極
にＶｃｃ十αというブーストされた電圧が印加されるの
で、完全に導通されて出力端子ＯＴはフルＶｃｃ％ｉ圧
で駆動される。この際、ブースティングノードＮ１に加
わるブーストされた電圧（Ｖｃｃ十α）がクランピング
手段ＣＬにより設定されたＶｃｃ＋３Ｖ７（ここでＶＴ
はＭＯＳ）ランジスタのスレショルド電圧）より高い時
はクランピング手段ＣＬのＭ○ＳトランジスタＭ６、Ｍ
７、Ｍ８がターンオンされるので、ブースティングノー
ドＮ１から供給電圧Ｖｃｃに電圧が流れて、ブースティ
ングノードＮ１はＶＣＣ＋３ＶＴでクランピングされる
。
ＤゲートＮＡＩ、ＮＡ２の出力がロー状態に遷移されＮ
ＡＮＤゲー）ＮＡ３の出力はハイ状態を維持する。ＮＡ
ＮＤゲートＮＡ２のロー出力によりＮＭＯＳトランジス
タＭ３はターンオフされる。また、ＮＡＮＤゲートＮＡ
Ｉのロー出力によりＰＭＯＳトランジスタＭ２がターン
オンされインバータｌＮＴｌの出力がハイ状態となるの
で、キャパシターｃｂに充電された電荷はＰＭＯＳトラ
ンジスタＭ２を通じてブースティングノードＮ１に供給
される。これによりブースティングノードＮ１はＶＣＣ
＋α（αはキャパシターｃｂＯサイズにより決定される
）のブーストされた電圧でブースティングされる。従っ
て、プルアップＮＭＯＳトランジスタＭ４はゲート電極
にＶｃｃ十αというブーストされた電圧が印加されるの
で、完全に導通されて出力端子ＯＴはフルＶｃｃ％ｉ圧
で駆動される。この際、ブースティングノードＮ１に加
わるブーストされた電圧（Ｖｃｃ十α）がクランピング
手段ＣＬにより設定されたＶｃｃ＋３Ｖ７（ここでＶＴ
はＭＯＳ）ランジスタのスレショルド電圧）より高い時
はクランピング手段ＣＬのＭ○ＳトランジスタＭ６、Ｍ
７、Ｍ８がターンオンされるので、ブースティングノー
ドＮ１から供給電圧Ｖｃｃに電圧が流れて、ブースティ
ングノードＮ１はＶＣＣ＋３ＶＴでクランピングされる
。
しかし、前述したＭＯＳドライバー回路は第２Ａ図及び
第２Ｂ図に示したようにブースティングノードＮ１がク
ランピング手段ＣＬを通じて供給電圧Ｖｃｃと連結され
るので、ブースティングノードＮ１の電圧が供給電圧Ｖ
ｃｃの変動により変化する。従って、高いＶＣＣではク
ランピングされた電圧、即ち、ＶＣＣ＋３ＶＴも同じく
高くなるので、クランピングさせる効果が低下する。
第２Ｂ図に示したようにブースティングノードＮ１がク
ランピング手段ＣＬを通じて供給電圧Ｖｃｃと連結され
るので、ブースティングノードＮ１の電圧が供給電圧Ｖ
ｃｃの変動により変化する。従って、高いＶＣＣではク
ランピングされた電圧、即ち、ＶＣＣ＋３ＶＴも同じく
高くなるので、クランピングさせる効果が低下する。
また、クランピング手段を構成するＭＯＳ）ランジスタ
Ｍ６、Ｍ７、Ｍ８の線型動作領域において動作するため
、Ｖｃｃ＋３Ｖｔでクランピングされる時間が数十ｎ５
ｅｃ程度必要となり、実際に出力電圧レベルをクランピ
ングすることが困難であった。
Ｍ６、Ｍ７、Ｍ８の線型動作領域において動作するため
、Ｖｃｃ＋３Ｖｔでクランピングされる時間が数十ｎ５
ｅｃ程度必要となり、実際に出力電圧レベルをクランピ
ングすることが困難であった。
第３図を参照すると、この発明のＭＯＳドライバー回路
は第１図のＭＯＳドライバー回路に対してクランパ手段
ＣＰがブースティングノーＩ’Ｎ１と出力端子ＯＴとの
間に連結されていることが異なり、また、従来のクラン
ピング手段ＣＬとその構成が異なる。その他の部分は第
１図と同一なので同一符号で処理する。
は第１図のＭＯＳドライバー回路に対してクランパ手段
ＣＰがブースティングノーＩ’Ｎ１と出力端子ＯＴとの
間に連結されていることが異なり、また、従来のクラン
ピング手段ＣＬとその構成が異なる。その他の部分は第
１図と同一なので同一符号で処理する。
この発明によるクランパ手段ＣＰは前記ブースティング
ノードＮ１に印加される前記ブーストされた電圧値（Ｖ
ｃｃ＋α）の設定された電圧値より大きい場合は前記ブ
ースティングノードＮ１から前記出力端子ＯＴへの電流
通路を開放させ、前記設定された電圧値で前記ブースト
された電圧値をクランピングさせる。ここで、設定され
た電圧値は供給電圧の変動と関係なく一定の値を維持す
る。
ノードＮ１に印加される前記ブーストされた電圧値（Ｖ
ｃｃ＋α）の設定された電圧値より大きい場合は前記ブ
ースティングノードＮ１から前記出力端子ＯＴへの電流
通路を開放させ、前記設定された電圧値で前記ブースト
された電圧値をクランピングさせる。ここで、設定され
た電圧値は供給電圧の変動と関係なく一定の値を維持す
る。
クランパ手段ＣＰは、基準電圧ＶＲを発生するための発
生手段ＧＮと前記電流通路を開放或いは遮断するための
スインチ手段ＳＷより構成する。
生手段ＧＮと前記電流通路を開放或いは遮断するための
スインチ手段ＳＷより構成する。
発生手段ＧＮは、前記供給電圧Ｖｃｃと基準電圧出力ノ
ードＮ２との間に連結されイネーブル信号τ丁に応答し
てターンオン／ターンオフされるＰＭＯＳトランジスタ
Ｍ９と、前記基準電圧出力ノードＮ２と前記接地電圧Ｖ
ｓｓとの間に順方向に連結され、前記基準電圧ＶＲを供
給するためのｎ個のダイオードＤ、〜Ｄｎと、前記基準
電圧出力端子Ｎ２と前記ｎ個のダイオードＤ１〜Ｄ、、
との間に連結され、そのゲート電極に加わる供給電圧Ｖ
ｃｃとそのソース電極に加わる基準電圧（ＶＲ＝ｎＶＤ
）との差がそのスレショルド電圧値■１以上であればタ
ーンオンされ、以下であればターンオフされるＮＭＯＳ
トランジスタＭＩＯより構成する。
ードＮ２との間に連結されイネーブル信号τ丁に応答し
てターンオン／ターンオフされるＰＭＯＳトランジスタ
Ｍ９と、前記基準電圧出力ノードＮ２と前記接地電圧Ｖ
ｓｓとの間に順方向に連結され、前記基準電圧ＶＲを供
給するためのｎ個のダイオードＤ、〜Ｄｎと、前記基準
電圧出力端子Ｎ２と前記ｎ個のダイオードＤ１〜Ｄ、、
との間に連結され、そのゲート電極に加わる供給電圧Ｖ
ｃｃとそのソース電極に加わる基準電圧（ＶＲ＝ｎＶＤ
）との差がそのスレショルド電圧値■１以上であればタ
ーンオンされ、以下であればターンオフされるＮＭＯＳ
トランジスタＭＩＯより構成する。
即ち、供給電圧Ｖｃｃが、ＶＣＣ＞ＶＴ ＋ｎＶＤでア
レばＮＭＯＳトランジスタＭＩＯがターンオンされるの
で、ダイオードＤ１〜Ｄ７の順方向電圧の和であるｎＶ
Ｄ値が基準電圧ＶＲで現れ、Ｖｃｃ＜ ＶＴ 十ｎ Ｖ
ＤであればＮＭＯＳトランジスタＭ１０がターンオフ
されるので、Ｖｃｃ電圧が基準電圧ＶＲで発生される。
レばＮＭＯＳトランジスタＭＩＯがターンオンされるの
で、ダイオードＤ１〜Ｄ７の順方向電圧の和であるｎＶ
Ｄ値が基準電圧ＶＲで現れ、Ｖｃｃ＜ ＶＴ 十ｎ Ｖ
ＤであればＮＭＯＳトランジスタＭ１０がターンオフ
されるので、Ｖｃｃ電圧が基準電圧ＶＲで発生される。
従って、高いＶｃｃではＶｃｃ電圧と関係なく一定のｎ
ＶＤ値が基準電圧ＶＲで発生される。
ＶＤ値が基準電圧ＶＲで発生される。
スイッチ手段ＳＷは、第１及び第２ＰＭＯＳトランジス
タＭｌｌ、Ｍ１２より構成される。第１ＰＭＯＳトラン
ジスタＭｌｌはソース電極が前記ブースティングノード
Ｎ１に連結され、ゲート電極に前記基準電圧ＶＲが供給
され、ドレーン電極が第２ＰＭＯＳトランジスタＭ１２
のソース電極に連結される。第２ＰＭＯＳトランジスタ
Ｍ１２はゲート電極に前記基準電圧ＶＲが供給され、ド
レーン電極が出力端子ＯＴに連結される。従って、これ
らのＰＭＯＳトランジスタＭｌｌ、Ｍ１２はそれらのソ
ース電極とゲート電極に加わる電位差がスレショルド電
圧■０以上であればターンオンされ、以下であればター
ンオフされる。
タＭｌｌ、Ｍ１２より構成される。第１ＰＭＯＳトラン
ジスタＭｌｌはソース電極が前記ブースティングノード
Ｎ１に連結され、ゲート電極に前記基準電圧ＶＲが供給
され、ドレーン電極が第２ＰＭＯＳトランジスタＭ１２
のソース電極に連結される。第２ＰＭＯＳトランジスタ
Ｍ１２はゲート電極に前記基準電圧ＶＲが供給され、ド
レーン電極が出力端子ＯＴに連結される。従って、これ
らのＰＭＯＳトランジスタＭｌｌ、Ｍ１２はそれらのソ
ース電極とゲート電極に加わる電位差がスレショルド電
圧■０以上であればターンオンされ、以下であればター
ンオフされる。
従って、ブースティングノードＮ１に加わるブーストさ
れた電圧（Ｖｃｃ十α）が基準電圧ＶＲにＰＭＯＳトラ
ンジスタＭｌｌ、Ｍ１２のスレショルド電圧Ｖアの和を
足した値、即ち、Ｖｃｃ＋α〉Ｖ Ｒ＋ Ｖ、になれば
ＰＭＯＳトランジスタＭｌｌ、Ｍ１２はターンオンされ
る。従って、ブースティングノードＮ１にブーストされ
た電圧（Ｖｃｃ＋α）は第４Ａ図及び第４Ｂ図に示した
ように供給電圧Ｖｃｃの変動と関係ないＶＲ＋Ｖ、の値
でクランピングされる。その結果、供給電圧Ｖｃｃがハ
イＶｃｃとなってもブースティングノードＮ１に加わる
電位差はＶＲ＋Ｖアで一定なので、出力端子ＯＴの電圧
レベルも一定値以下でクランピングされる。
れた電圧（Ｖｃｃ十α）が基準電圧ＶＲにＰＭＯＳトラ
ンジスタＭｌｌ、Ｍ１２のスレショルド電圧Ｖアの和を
足した値、即ち、Ｖｃｃ＋α〉Ｖ Ｒ＋ Ｖ、になれば
ＰＭＯＳトランジスタＭｌｌ、Ｍ１２はターンオンされ
る。従って、ブースティングノードＮ１にブーストされ
た電圧（Ｖｃｃ＋α）は第４Ａ図及び第４Ｂ図に示した
ように供給電圧Ｖｃｃの変動と関係ないＶＲ＋Ｖ、の値
でクランピングされる。その結果、供給電圧Ｖｃｃがハ
イＶｃｃとなってもブースティングノードＮ１に加わる
電位差はＶＲ＋Ｖアで一定なので、出力端子ＯＴの電圧
レベルも一定値以下でクランピングされる。
以上、説明した通り、この発明によるＭＯＳドライバー
回路にあっては、供給電圧変動による出力電圧の変動の
ために発生する電源線及び接地線における雑音発生を防
止できる。
回路にあっては、供給電圧変動による出力電圧の変動の
ために発生する電源線及び接地線における雑音発生を防
止できる。
また、この発明のクランパ手段は出力端子ＯＴでブース
ティングノードの電荷を放電するので、出力のロー状態
からハイ状態への状態遷移時、より多くの電荷を早いう
ちに放電させることができるため、従来より効率的なり
ランピング動作を実行できる。
ティングノードの電荷を放電するので、出力のロー状態
からハイ状態への状態遷移時、より多くの電荷を早いう
ちに放電させることができるため、従来より効率的なり
ランピング動作を実行できる。
第１図は従来のＭＯＳドライバー回路図、第２Ａ図は低
いＶｃｃでの従来のＭＯＳドライバーの各部の波形を示
すグラフ、第２Ｂ図は高いＶｃｃでの従来のＭＯＳドラ
イバーの各部の波形を示すグラフ、第３図はこの発明に
よるＭＯＳドライバー回路図、第４Ａ図は低いＶｃｃで
のこの発明によるＭＯＳドライバーの各部の波形を示す
グラフ、第４Ｂ図は高いＶｃｃでのこの発明によるＭＯ
Ｓドライバーの各部の波形を示すグラフである。 符号の説明 ＮＡＩ〜ＮＡ３・−、Ｎ Ａ Ｎ ＤゲートｌＮＴｌ、
Ｉ Ｎ Ｔ ２− インバータＭ１〜Ｍ １２−、Ｍ
ＯＳ トランジスタｃｂ−−ブートストラップキャパ
シターＮ１−ブースティングノード ＯＴ−出力端子 ＣＬ・−クランピング手段ＣＰ
−−−クランパ手段 Ｓ Ｗｔ−スイッチ手段Ｇ
Ｎ−発生手段 Ｎ２−基１！電圧出力ノードＢＴ−
−−ブースティング手段 ０Ｅ−−一出力イネーブル信号 ＣＥ−チップイネーブル信号 ＤＢ、丁丁−人力信号
いＶｃｃでの従来のＭＯＳドライバーの各部の波形を示
すグラフ、第２Ｂ図は高いＶｃｃでの従来のＭＯＳドラ
イバーの各部の波形を示すグラフ、第３図はこの発明に
よるＭＯＳドライバー回路図、第４Ａ図は低いＶｃｃで
のこの発明によるＭＯＳドライバーの各部の波形を示す
グラフ、第４Ｂ図は高いＶｃｃでのこの発明によるＭＯ
Ｓドライバーの各部の波形を示すグラフである。 符号の説明 ＮＡＩ〜ＮＡ３・−、Ｎ Ａ Ｎ ＤゲートｌＮＴｌ、
Ｉ Ｎ Ｔ ２− インバータＭ１〜Ｍ １２−、Ｍ
ＯＳ トランジスタｃｂ−−ブートストラップキャパ
シターＮ１−ブースティングノード ＯＴ−出力端子 ＣＬ・−クランピング手段ＣＰ
−−−クランパ手段 Ｓ Ｗｔ−スイッチ手段Ｇ
Ｎ−発生手段 Ｎ２−基１！電圧出力ノードＢＴ−
−−ブースティング手段 ０Ｅ−−一出力イネーブル信号 ＣＥ−チップイネーブル信号 ＤＢ、丁丁−人力信号
Claims (5)
- （１）ドレイン電極が供給電圧に結合され、ソース電極
が出力端子に連結され、前記出力端子を“ハイ”状態で
駆動時にブーストされた電圧が印加されるブースティン
グノードにゲート電極が連結されるプルアップＮＭＯＳ
トランジスタと、前記ドレイン電極が前記出力端子に連
結され、ソース電極が接地電圧に結合され、前記出力端
子を“ロー”状態で駆動時にターンオンされるプルダウ
ンＮＭＯＳトランジスタとを具備したＭＯＳドライバー
回路において、 前記ブースティングノードに印加される前記ブーストさ
れた電圧値が、設定された電圧値より大きい場合は前記
ブースティングノードから前記出力ノードへの電流通路
を開放させて前記設定された電圧値で前記ブーストされ
た電圧値をクランピングさせるためのクランパ手段を具
備することを特徴とするＭＯＳドライバー回路。 - （２）前記請求項１において、 前記クランパ手段は、前記供給電圧の変動と関係なく一
定の基準電圧を発生させるための発生手段と、 前記ブースティングノードと出力ノードとの間に連結さ
れ、その制御電極に加わる前記発生手段の基準電圧と自
分のスレショルド電圧との和より前記ブースティングノ
ードに加わるブーストされた電圧値が大きい場合にター
ンオンされるスイッチ手段とを具備することを特徴とす
るＭＯＳドライバー回路。 - （３）前記請求項２において、 前記発生手段は、前記供給電圧と基準電圧出力端子との
間に連結され、イネーブル信号に応答してターンオン／
ターンオフされるＰＭＯＳトランジスタと、 前記基準電圧出力端子と前記接地電圧との間に順方向に
連結され、前記基準電圧を供給するためのｎ個のダイオ
ードと、 前記基準電圧出力端子と前記ｎ個のダイオードとの間に
連結され、そのゲート電極に加わる供給電圧とそのソー
ス電極に加わる基準電圧との差がそのスレショルド電圧
値以上であればターンオンされ、以下であればターンオ
フされるＮＭＯＳトランジスタとを具備することを特徴
とするＭＯＳドライバー回路。 - （４）前記請求項２において、 前記スイッチ手段は、ソース電極が前記ブースティング
ノードに連結され、ゲート電極が前記基準電圧と連結さ
れ、ドレイン電極を有する第１のＰＭＯＳトランジスタ
と、 ソース電極が前記第１のＰＭＯＳトランジスタのドレイ
ン電極に連結され、ドレイン電極が前記出力ノードに連
結され、ゲート電極が前記基準電圧と連結される第２の
ＰＭＯＳトランジスタとを具備することを特徴とするＭ
ＯＳドライバー回路。 - （５）前記請求項１において、 前記クランパ手段の設定された電圧値を規定の供給電圧
値と、少なくとも一つ以上のＭＯＳトランジスタのスレ
ショルド電圧値の和より設定することを特徴とするＭＯ
Ｓドライバー回路。
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|---|---|
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| JPH0821850B2 JPH0821850B2 (ja) | 1996-03-04 |
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| KR (1) | KR930003010B1 (ja) |
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| FR (1) | FR2665775B1 (ja) |
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| KR940005509B1 (ko) * | 1992-02-14 | 1994-06-20 | 삼성전자 주식회사 | 승압단속회로및이를구비하는출력버퍼회로 |
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| US5483179A (en) * | 1994-04-20 | 1996-01-09 | International Business Machines Corporation | Data output drivers with pull-up devices |
| US6072353A (en) | 1995-04-26 | 2000-06-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit with overdriven off-state switching |
| US6118326A (en) * | 1997-11-06 | 2000-09-12 | Analog Devices, Inc. | Two-phase bootstrapped CMOS switch drive technique and circuit |
| US7768309B2 (en) * | 2007-12-03 | 2010-08-03 | Luich Thomas M | Low-noise PECL output driver |
| CN103580677B (zh) * | 2012-07-24 | 2016-09-28 | 原景科技股份有限公司 | 驱动电路 |
| CN103580675B (zh) * | 2012-07-24 | 2016-06-29 | 原景科技股份有限公司 | 驱动电路 |
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|---|---|---|---|---|
| US4500799A (en) * | 1980-07-28 | 1985-02-19 | Inmos Corporation | Bootstrap driver circuits for an MOS memory |
| US4484092A (en) * | 1982-03-22 | 1984-11-20 | Motorola, Inc. | MOS Driver circuit having capacitive voltage boosting |
| US4458159A (en) * | 1982-06-25 | 1984-07-03 | International Business Machines Corporation | Large swing driver/receiver circuit |
| JPS60113524A (ja) * | 1983-11-24 | 1985-06-20 | Yokogawa Hokushin Electric Corp | アナログスイッチ回路 |
| US4678944A (en) * | 1985-05-13 | 1987-07-07 | Advanced Micro Devices, Inc. | Circuit for improving performance of an ECL-to-TTL translator |
| US4866308A (en) * | 1988-04-11 | 1989-09-12 | International Business Machines Corporation | CMOS to GPI interface circuit |
| US4972104A (en) * | 1988-06-03 | 1990-11-20 | Fairchild Semiconductor Corporation | TTL totem pole anti-simultaneous conduction circuit |
| JPH0626308B2 (ja) * | 1988-07-08 | 1994-04-06 | 株式会社東芝 | 出力回路 |
| EP0380095B1 (en) * | 1989-01-25 | 1995-11-08 | Hitachi, Ltd. | Logic circuit |
| US4998029A (en) * | 1989-07-03 | 1991-03-05 | Motorola, Inc. | Dual supply ECL to TTL translator |
-
1990
- 1990-08-10 KR KR1019900012348A patent/KR930003010B1/ko not_active IP Right Cessation
- 1990-10-25 DE DE4033950A patent/DE4033950A1/de active Granted
- 1990-10-29 GB GB9023485A patent/GB2246919B/en not_active Expired - Fee Related
- 1990-10-30 IT IT02192590A patent/IT1246491B/it active IP Right Grant
- 1990-10-31 JP JP2295171A patent/JPH0821850B2/ja not_active Expired - Fee Related
- 1990-10-31 FR FR9013544A patent/FR2665775B1/fr not_active Expired - Fee Related
- 1990-12-04 US US07/621,829 patent/US5065049A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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| IT9021925A1 (it) | 1992-04-30 |
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| US5065049A (en) | 1991-11-12 |
| KR930003010B1 (ko) | 1993-04-16 |
| IT9021925A0 (it) | 1990-10-30 |
| GB9023485D0 (en) | 1990-12-12 |
| GB2246919B (en) | 1994-08-31 |
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| DE4033950C2 (ja) | 1992-06-04 |
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